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范文一：全加器原理 半加器与全加器
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实验五 半加器与全加器
一、实验目的
1( 理解半加器、全加器的逻辑功能。 2( 掌握半加器和全加器的设计方法。
二、手动实验预习要求与思考题
1(复习半加器的逻辑功能，要求列出真值表 ，写出逻辑式，用与非门画出逻辑图。 2(复习全加器的逻辑功能，要求列出真值表，写出逻辑式。
三、仿真实验要求
采用EWB或者PSpice软件仿真电路，以便将仿真结果与实验结果进行比较。
四、实验仪器及器件
1
1(TTL集成芯片
若干 2(万用表
一块 3(电子学综合实验装置
一台
五、实验内容及步骤
1. 半加器的设计
分别选用与非门74LS00以及与非门74LS00结合异或门
74LS86两种方法设计半加器电路，连接电路，测试输入、
输出端的逻辑状态，填入表1中。
表1
输入 理论输出 实验输出 A B S(和) C(进位)S(和)
C(进位) 0 0 0 1 1 0 1 1
2(全加器的设计
选用异或门74LS86和与非门74LS00设计一个全加器，连
接电路，测试输入、输出端的逻辑状态，填入表2中。
表2
输入 加数
进位
理论输出 和
进位
实验输出5 和
进位
2
实验输出6 和
进位
实验输出7 和
进位
Ai Bi Ci?1 Si Ci Si Ci Si Ci Si Ci
0 0 0 1 1 0 1 1 0 0 0 1 1 0 1 1 0 0 0 0 1 1
1 1
6(译码器实现的全加器
选用译码器74LS138和与非门74LS20设计一个全加器，连接电路，验证其逻辑功能，填入表2中。
1( 用数据选择器实现全加器
选用74LS253双四选一数据选择器，设计一个全加器，测试其功能，填入表2中。
六、实验报告
1(画出实验电路图，整理实验数据填入逻辑状态表中。
2(半加器和全加器的设计，要求列出真值表，写出逻辑表达式，画出逻辑图，并将验证结果填入表中。
3(交仿真报告(包括仿真电路、设计过程、仿真结果、数据分析)。
3
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4
范文二：半加器&全加器
EDA实验报告
电气0801 0701080126 陆松
一(实验名称:半加器,全加器
二(原理:
半加器:实现两个一位二进制数加法运算的电路称为半加器。若将A、B分别作为一位二进制数，S表示A、B相加的“和”，C是相加产生的“进位”，半加器的真值表如表所示
半加器逻辑图及其逻辑符号:
全加器:对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路称为全加器。由此可知，全加器有三个输入端，二个输出端，其真值表如表8-15所示。其中Ai、Bi分别是被加数、加数，Ci–1是低位进位，Si为本位全加和，Ci为本位向高位的进位。
三(原理图/程序:
MAX+plus II中半加器原理图
VHDL程序:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY HALF_ADDER IS
PORT(A,B:IN STD_LOGIC;
S,CO:OUT STD_LOGIC); END HALF_ADDER;
ARCHITECTURE HALF_ADDER OF HALF_ADDER IS
COMPONENT HALF_ADDER
PORT(A,B:IN STD_LOGIC;
S,CO:OUT STD_LOGIC); END COMPONENT;
BEGIN
S<='0' when="" a='0' and="" b='0' else="">
'1'WHEN A='0' AND B='1' ELSE
'1' WHEN A='1' AND B='0' ELSE '0' WHEN A='1' AND B='1';
CO<='0' when="" a='0' and="" b='0' else="">
'0' WHEN A='0' AND B='1' ELSE
'0' WHEN A='1' AND B='0' ELSE '1' WHEN A='1' AND B='1';
END HALF_ADDER;
MAX+plus II中全加器原理图
VHDL程序:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL; ENTITY FULL_SUBER IS
PORT(A,B,CIN:IN STD_LOGIC;
CO,S:OUT STD_LOGIC);
END FULL_SUBER;
ARCHITECTURE FULL OF FULL_SUBER IS
COMPONENT HALF_SUBER
PORT(A,B:IN STD_LOGIC;
S,CO:OUT STD_LOGIC); END COMPONENT;
SIGNAL S1,S2,S3:STD_LOGIC; BEGIN
U0:HALF_SUBER PORT MAP(A,B,S2,S1); U1:HALF_SUBER PORT MAP(S2,CIN,S,S3); CO<=s1 or="" s3;="">
END FULL;
四(实验步骤:
步骤1:为本项工程设计建立文件夹，文件夹不能为中文名。
步骤2:打开MAX+PLUS II，输入设计项目和存盘。
用图形编辑打开
用文本编辑打开
让后编辑半加器或全加器
步骤3:将设计项目设置成工程文件(PROJECT)(路径名会改变)
步骤4:选择目标器件并编译(选目标器件型号为EPM7128SLC84-15) 步骤5:时序仿真
(1) 建立波形文件 (2) 输入信号节点 (3)设置波形参量
(4) 设定仿真时间 (5) 加上输入信号 (6) 波形文件存盘
(7) 运行仿真器 (8)观察分析半加器仿真波形
(9)打开延时时序分析窗 (10) 包装元件入库
步骤6:管脚分配
步骤7:编程下载(由于无硬件，此步省去)
步骤8:设计顶层文件
五(仿真结果:
半加器仿真结果: 延时时序分析
全加器仿真结果: 延时时序分析
六(结论:
在这次MAX+plus II的初体验中，虽然磕磕碰碰，但好在最终还是走到了终点。打开MAX+plus II伊始，满屏不认识的英文让我无所适从，好不容易找出几个元件之后就茫然了。 得到教学的PPT之后，我就根据上面的指示一步一步现学现卖，好不容易做到下载软件这步是却卡住了。于是一遍一遍研读PPT，最终才知道没有硬件是行不通的。仿真出结果后，初看起来怪怪的，如同错了一般。延时时序分析之后，得知有15ns的延迟，之后再观察仿真结果才发现其准确性。还有一点，设计简单的器件时，可以用VHDL语言直接设置真值表，而不用设计复杂的逻辑关系。
范文三：半加器全加器
月 20、21、23、25日
一、 实验名称
《半加器、全加器电路实验》
二、 实验目的
掌握半加器和全加器的逻辑功能及测试方法 三、 实验原理
四、 仪器设备（含软件）
1、实验仪器设备：双踪示波器、数字万用表、数字电路实验箱
2 器件
74LS00 二输入端四与非门 3片 74LS86 二输入端四异或门 1片 74LS54 四组输入与或非门 1片
五、 实验耗材
74LS00 74LS86 74LS54 六、 实验过程（简要说明）
1.用异或门（74LS86）和与非门组成的半加器电路
根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B相与，即半加器可用一个异或门和二个与非门组成一个电路。如图2.2。
(此图改成CC系列引脚)
图2.2
月 20、21、23、25日
（1）在数字电路实验箱上插入异或门和与非门芯片。输入端A、B接逻辑开关k，Y，Z接发光管电平显示。
（2）按表2.2要求改变A、B状态，填表并写出y、z逻辑表达式。
表2.2
2.全加器组合电路的逻辑功能测试
（1）写出图2.3电路的逻辑表达式。 （2）根据逻辑表达式列真值表。
（3）根据真值表画出逻辑函数S1 C1的卡诺图。
S1＝ C1＝
（4）填写表2.3各点状态
表2.3
图2.3
月 20、21、23、25日
（5）按原理图选择与非门并接线进行测试，将测试结果记入表2.4，并与上表进行比较看逻辑功能是否一致。
范文四：半加器&全加器
半加器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY HALF_ADDER IS
PORT(A,B:IN STD_LOGIC;
S,CO:OUT STD_LOGIC);
END HALF_ADDER;
ARCHITECTURE HALF_ADDER OF HALF_ADDER IS COMPONENT HALF_ADDER
PORT(A,B:IN STD_LOGIC;
S,CO:OUT STD_LOGIC);
END COMPONENT;
BEGIN
S<='0' when="" a='0' and="" b='0'>
'1'WHEN A='0' AND B='1' ELSE
'1' WHEN A='1' AND B='0' ELSE
'0' WHEN A='1' AND B='1';
CO<='0' when="" a='0' and="" b='0'>
'0' WHEN A='0' AND B='1' ELSE
'0' WHEN A='1' AND B='0' ELSE
'1' WHEN A='1' AND B='1';
END HALF_ADDER;
全加器
加法器
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.all;
ENTITY jiafaqi IS
PORT(a : IN STD_LOGIC; -- 加数
b : IN STD_LOGIC; --被加数
ci : IN STD_LOGIC; --相邻低位来的进位数 s : OUT STD_LOGIC; --全加器的和
co : OUT STD_LOGIC); --向相邻高位的进位数 END jiafaqi;
ARCHITECTURE dataf OF jiafaqi IS
BEGIN
s <= a="" xor="" b="" xor="">
co <= (a="" and="" b)or="" ((a="" xor="" b)and="">
END dataf ;
范文五：全加器与半加器原理及电路设计
全加器与半加器原理及电路设计
在数字系统中，加法器是最基本的运算单元。任何二进制算术运算，一般都是按一定规则通过基本的加法操作来实现的。
1(二进制
十进制中采用了0，1，2，…，9十个数码，其进位规则是“逢十进一”。当若干个数码并在一起时，处在不同位置的数码，其值的含义不同。例 如373可写成
二进制只有0和1两个数码，进位规则是“逢二进一”，即1+1=10(读作“壹零”，而不是十进制中的“拾”)。0和1两个数码处于不同数位时，它们所代表的数值是不同的。例如10011这个二进制数，所表示的大小为
这样，就可将任何一个二进制数转换为十进制数。
反过来，如何将一个十进制数转换为等值的二进制数呢,由上式可见
， ， ， ， 分别为相应位的二进制数码1或0。它们可用下法求得。 19用2去除，得到的余数就是 ;其商再连续用2去除，得到余数 ， ， ， ，直到最后的商等于0为止，即
余数 2 1 9
) ……………………………….余1(d2 9 0
………………………………余1(d) 2 4 1
……………………………….余0(d) 2 2 2
) ……………………………….余0(d2 1 3
…………………………… …余1(d) 0 4
所以
可见，同一个数可以用十进制和二进制两种不同形式表示，两者关系如表8-13所示。 表8-13 十进制和二进制转换关系
十进制 二进制 十进制 二进制
0 0 8 1000
1 1 9 1001
2 10 10 1010
3 11 11 1011
4 100 12 1100
5 101 13 1101
6 110 14 1110
7 111 15 1111 2(半加器
实现两个一位二进制数加法运算的电路称为半加器。若将A、B分别作为一位二进制数，S表示A、B相加的“和”，C是相加产生的“进位”，半加器的真值表如表8-14所示。
由表8-14可直接写出
半加器可以利用一个集成异或门和与门来实现，如图8-40(a)所示。图8-40(b)是半加器的逻辑符号。 表8-14 半加器真值表
A B S C
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
图8-40 半加器逻辑图及其逻辑符号
3(全加器
对两个一位二进制数及来自低位的“进位”进行相加，产生本位“和”及向高位“进位”的逻辑电路称为全加器。由此可知，全加器有三个输入端，二个输出端，其真值表如表8-15所示。其中Ai、Bi分别是被加数、加数，Ci–1是低位进位，Si为本位全加和，Ci为本位向高位的进位。
由真值表可分别写出输出端Si和Ci的逻辑表达式
和 的逻辑表达式中有公用项 ，因此，在组成电路时，可令其共享同一异或门，从而使整体得到进一步简化。一位全加器的逻辑电路图和逻辑符号如图8-41所示。
图8-41 全加器逻辑图及其逻辑符号
多位二进制数相加，可采用并行相加、串行进位的方式来完成。例如，图8-42所示逻辑电路可实现两个四位二进制数 和 的加法运算。
图8-42 四位串行加法器
由图8-42可以看出，低位全加器进位输出端连到高一位全加器的进位输入端，任何一位的加法运算必须等到低位加法完成时才能进行，这种进位方式称为串行进位，但和数是并行相加的。这种串行加法器的缺点是运行速度较慢。
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