范文一:基于FPGA的差分信号阻抗匹配研究
第18卷
V01.18
第3期
No.3
电子设计工程
ElectronicDesignEngineering
2010年3月
Mar.2010
基才FPGA的差分信号阻抗匹配研究
曾晶,唐湘成,王德胜
(西南技术物理研究所四J11成都610041)
摘要:为了节约PCB板空间,充分灵活利用FPGA内部资源。对FPGA内置差分信号匹配终端进行研究。根据差分信号阻抗匹配的基础理论.在自制的PcB电路板上利用差分信号线传递时钟和图像数据。在FiGA内设置不同类型的片内匹配终端。通过示波器观察时钟、图像数据。利用VisualDSP++软件自带的ImageViewer功能观察图像。结果表明,使用片内匹配终端不会恶化差分信号。并能大大节省PCB板空间,且终端匹配更灵活。
关键词:差分信号;阻抗匹配;片内匹配终端(OCT);F他A
中图分类号:TN47
文献标识码:A
文章编号:1674-6236(2010)03-0121埘
on
Researchofimpedancematchingaboutdifferentialsignalbased
ZENG
FPGA
Jing,TANGXiang-cheng,WANGDe—sheng
(South耽5t
Abstract:In
InstitutedTechnologyPhysics,Chengdu610041,China)
USeofFPGAinternall[℃80Ul'Ces,itdid80meresearchaboutthe
to
order
togave
PCBboardspace。fullyflexible
WaS
terminalintheFPGAwhichingofdifferentialsignal.themitted.711lescope
used
to
matchthedifferentialsis,.a.According
thebasic
theoryaboutimpedance
match?
clockandimagedataby
differentialsignallineintheself-madePCBcircuitboardWas仃an8.
differentOCT(on-chiptermination)wassetinFPGA,andtheclockandimagedatasignalstht,,ushtheoscillo-
use
WasobservedtheimagebyImageViewertoolinVisualDSP++Wasalsoobserved.Theresultsshowthatthe
matchedterminationdoes
not
of
on?
chipdifferentialsis,ml
deterioratedofferential
signal,greatlyreducesPCBboardspace,and
makesthematchingaboutterminalmoreflexible.Key
words:differential
signal;impedance
matching;on-chiptermination(OCT);FPGA
产生反射,将会对需要的信号造成不同程度的影响,因此,应尽最大努力去消除这种反射,其中的一种方法,就是让终端电阻完全匹配。消除了反射。传输线上的能量就能全部被负载吸收.不再产生反射。
那么,究竟是什么原因引起发射,为什么遇到阻抗不匹配时会发生反射呢?当信号到达瞬态阻抗不同的2个区域的交界面时。在信号/返回路径的导体中,仅存在1个电压和1个电流回路。无论从区域l还是区域2分析,在交界面两侧的电压和电流都是相同的。边界处不可能出现电压的不连续,否则,
随着近几年来对速率的要求快速提高。串行总线由于有更好的抗十扰性和更少的信号线、更高的数据率而受到众多设计者的青睐。而串行总线又尤以差分信号的方式最多,差分信号与普通的单信号走线相比有3个明显的优势:抗干扰能力强;能有效抑制EMI;时序定位精确,所以越来越多的系统采用差分信号进行接收与传输。因而,差分信号的匹配也就成为一个更为重要的问题。目前,一般有两种不同匹配的方式,即分别并联匹配和单电阻跨接匹配。在本文的项目中,FPGA与2片DSP之间就是通过LINK口的差分信号进行通信,对每l块DSP.有两路LINK口输入共6x2=12对差分信号,两路LINK输出共6x2=12对差分信号.总计24对差分信号。为节省板子的空间。将差分信号的终端匹配电阻都设置成FPGA的内部电阻。这里介绍了ALTERA公司的Stratixgl系列FPGAI’J的差分信号的片内电阻匹配方法及原理,然后简单介绍了PCB上差分信号布线应该注意的事项。
根据公式皓尉。可知此处会有一个无限大的电场,同理,它也
不可能出现电流不连续.否则会出现一个无限大的磁场田。由
以上分析可以得出关系式为:V.=y2,,.;,2;而ll=V/Z,,J≥y揭。
所以在2个区域的阻抗不同时.这4个关系式不可能同时成立。因此。必然会产生1个反射电压yd和反射电流k。
图l所示为单电阻跨接匹配模型,下面探讨一下信号的反射问题以及如何通过使用匹配电阻使反射消除。
I基础理论
在通信过程中.有两种原因导致信号反射:阻抗不连续和阻抗不匹配。阻抗不连续或者不匹配,信号在传输线末端突然遇到阻抗不匹配,信号在这个地方就会引起反射。一旦
图I单电阻跨接匹配模型
收稿日期:2009一lo-“
稿件编号:200910028
作者简介:曾晶(1984一),男,湖南郴州人。硕士研究生。研究方向:数字图像处理。
一12l一
《电子设计工程)2010年第3期
由于接收端的输入阻抗很大。不予考虑;发送端输出阻抗很小,可以忽略。在末端,一端信号看进去的阻抗为Z+zc。假设在正相输入端有V(t)的电压输入。同样在负相的输入端有一V(t)的电压输入.这两个信号到达末端分别有1/2的电压幅度被反射到始端。这里先考虑正相端,其末端得到3V(t)/2的电压,3V(t)/2的电压经过石.和五:进行分压,在负相端得到y(t)/2的电压。同样由于反射在负相端得到一3V(t)/2的电压,与正相端的分压V(t)/2相加得到一V(£)的电压。正相端的3V(t),2与负相端的分压一V(t)12相加而得到V(t)的电压。此时,正负两端分别有±V(t)/2的电压返回的始端,同样在正负两端也存在负正两端±y(f)/2的分压。这2个分压同样向始端传输,与反射的信号相抵消。这样,差模信号用跨接电阻匹配达到了分别匹配的效果。2
[一:]
FPGA中差分信号阻抗匹配解决方法讨论
由于项目中使用ALl咂RA的StrafixⅢ系列FPGA以及
LVDS电平标准的差分信号,因此这里重点对这种差分信号的阻抗匹配方法进行讨论.同时也简单介绍一下StratixIII系列支持的其他几种电平标准【3l的差分信号。
LVDS
I/0标准是高速差分,低电压摆幅。低功耗通用I/0
接口标准,LVDS要求在输入缓冲端的信号两端加上100Q的终端电阻。StratixⅢ系列的H'GA提供可选的100Q片上终端电阻,通过在QUARTUS软件中开启这一功能可以减少PCB板的空间。减少板子的复杂度.同时应特别注意片上差分终端电阻只能在mw
I/O
bank设置.如果在CO]UIIIII
I/O
bank设置是不能通过布线这一环节的。图2和图3说明了在印制板上放置匹配电阻和使用片上匹配电阻的情况。
这里需要特别注意的是,对Stratix19系列的FPGA.它的差分I/0引脚并不是全部支持LVDS电平标准,有些差分I/o
图5
QUART-US中差分信号匹配电阻设置
除此以外。StratixⅢ系列的FPGA支持的差分电平标准还有SSTL-2,SS’ILl8,HSTL-18,HSTL-15,HSTL-12,LVPECL,RSDS,Mini-LVDS等,差分HSTL和SSTL并不是真的差分信号,而是伪差分信号。它们使用两个反相的单端输出口来传输差分信号,在输出端口可以使用两种电阻网络来进行匹配,图
-122—-
6所示为使用单电阻匹配。图7所示为使用3电阻网络匹配。
3注意事项
LVDS传输媒质不管使用的是PCB线还是电缆,都必须
采取措施防止信号在媒质终端发生反射闱,同时应减少电磁
曾晶,等
基于FPGA的差分信号阻抗匹配研究
外,两线的间距应该根据实际情况设置。一方面缩短两线的间距能使电磁辐射变小,但是缩短两线的间距会影响到差分阻抗的值。因此,应该适当选择间距。
4结束语
图6使用单电阻匹配示意图
随着电子技术的飞速发展.人们对数据传输速率有了更高的要求。因此差分信号以它特有的优势得到人们的关注。本文主要介绍了差分信号匹配的基础原理以及如何在FPGA中使用片上匹配电阻.并且通过了编译以及布线。缩小了PCB板的尺寸,充分利用了f。PGA的性能,同时,通过安捷伦的示波器观察差分信号后发现信号有很好的完整性。
图7使用3电阻网络匹配示意图
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ALTERA.Stratix
干扰以保证信号的完整性。下面简要介绍LVDS信号传输中为了保持阻抗连续.对PCB上的差分信号布线的一些要求:
1)走平行等距线。确定走线线宽及间距后,在走线时严格按照计算出的线宽和间距.两线的间距要一直保持不变。即保持平行.否则会造成传输线阻抗不连续,产生反射。设计人员可以在DXP软件中使用差分布线的方式绘制差分线。这样只要设置几个简单的参数就能达到该项要求。
2)对于同一对差分走线最好都在同一层[5-61,并且尽量不要使用过孔,因为在不同层布线时不能保证差分线的间距等于层间介质厚度,会造成层间差分对的差分阻抗变化;过孔会对信号造成反射,影响信号质量,如果非要使用过孔,最好一对差分线都使用过孔.保持一对差分信号的完整性。
3)差分走线尽量保持长度一样,保证两个差分信号时刻保持相反极性,减少共模分量.保证差分信号的连续性。另
mDevicehandbook[EB/OL].2009.[2009-
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handbook.pd£
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?◆_◆-◆-◆??●-?◆?◆-◆-◆?◆-◆-◆-◆-◆?◆-◆-◆?◆?◆?◆-◆??_●-?◆-◆?◆-◆-◆-◆?◆?◆??●?-—_●●-.?◆??●_?
(上接第120页)
5)文件名按照FAT8.3格式规范命名。其他的文件和目录
可以和SystemACE文件和目录共存。
200l,22(2):52-54.
【2】陶杰.F托A局部动态可重配置的研究fJ】.电子科技,2009,
22(4):36—38.
4结束语
本文给出了一种利用SystemACE实现FPGA全局动态可重配置的方法.并详细讨论了实现的技术细节。实验中采用本方法实现了Virtex系列的5VFX70T器件的全局动态可重配置,方案设计合理可靠,达到预定目标。合理使用全局动态可重配置技术可以使FPGA在不同的时间段内。作为不同的硬件电路使用。并且在切换过程中,电路板不需要断电重上电,因此不会影响除n,GA外的其他电路的正常工作。因此,与静态可重配置相比。FPGA的动态可重配置具有更广阔的应用前景。参考文献:
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【3】卓祥菊,朱明程,张太镒,等.FPGA动态可重构技术原理
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hardware/ponent_information/xilinx__xe9500xl_configura-
tion__quick__start.啦
o●o●o●o●o●<Mo?o.CH?—“o_o●o_o●C_o_o●o●o_o?C叶o●o●o●o?o●o●o●o●o●o_o●o●o●o●o●寸-o●o●o●—o-?o●o●cIC●o●c●o●o?o●o●o●—c●-o●o●o-o●o●o●o?o●o●CH吒—o●o●口●o.
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基于FPGA的差分信号阻抗匹配研究
作者:作者单位:刊名:英文刊名:年,卷(期):
曾晶, 唐湘成, 王德胜, ZENG Jing, TANG Xiang-cheng, WANG De-sheng西南技术物理研究所,四川,成都,610041电子设计工程
ELECTRONIC DESIGN ENGINEERING2010,18(3)
参考文献(6条)
1. 宋正勋;谭宝华 低压差分信号[期刊论文]-长春光学精密机械学院学报 2000(02)2. 邹力丽;章世华;董湘麟 高速串行差分信号的PCB设计和仿真 2008(22)
3. 黄乘顺;李星亮;蔡益宇 传输线阻抗匹配模型及精确计算[期刊论文]-通信技术 2007(11)4. ALTERA StratixⅢ Device handbook 2009
5. 李玉生;冼泽;刘树彬 关于差分信号匹配的探讨[期刊论文]-测量与设备 2005(10)6. 王诚;吴继华;范丽珍 Altera FPGA/CPLD 设计(基础篇) 2005
本文链接:http://d.g.wanfangdata.com.cn/Periodical_dzsjgc201003043.aspx
范文二:基于FPGA的差分信号阻抗匹配研究
,610041,
摘 要 为 了 节 约 板 空 间 充 分 灵 活 利 用 内 部 资 源 对 内 置 差 分 信 号 匹 配 终 端 进 行 研 究 根 据 差 分 , PCB ,FPGA ,FPGA 。 信
的 在 号阻抗匹配的基础理论在自制电路板上利用差分信号线传递时钟和图像数据内设置不同类型,PCB 。 FPGA
用 的 的片内匹配终端通过示波器观察时钟图像数据利软件自带功能观察图像结,、,Visual DSP++Image Viewer 。
果 表 明 使 用 片 内 匹 配 终 端 不 会 恶 化 差 分 信 号 并 能 大 大 节 省 板 空 间 且 终 端 匹 配 更 灵 活 ,,PCB ,。
关 键 词 差 分 信 号 阻 抗 匹 配 片 内 匹 配 终 端 ,, ,,, ,OCT
中 图 分 类 号文 献 标 识 码 文 章 编 号: TN47 ,A :1674)6236,2010,03-0121-03 FPGA
Researchof impedancematching about differential signal based on FPGA
ZENGJ ing, TANGX iang-cheng, WANG De-sheng
,South WestI nstituted Technology Physics,Chengdu 610041,China, Abstract,In order to save PCB boarspaced ,f ully flexible use of FPGA int ernal resources,it did some research abouthe t
terminal in the FPGA which was used to matchiff etheren tidal signal.According to the absic theory abouimt pedance match-
ing of differential signal,the clock andim age data by differential signal line in the self -made PCB circuit board watrsa ns-
mitted.The different OCT , on-chip termination,was set in FPGA,and the clock anidm age data signals through theos cillo-
scope was observedim theage by Image Viewer tool in Visual DSP++ walsso aobserved.There sults show that the useo no-f
chip differential signal matchedt ermination does nodt e teriorate dofferential signal,greatly reduces PCB boarspd ace ,and
makes the matching aboutermti nal moref lexible.
Key wods,differential signal, impedance matching, on-chip termination,OCT, ,FPGA r
随 着 近 几 年 来 对 速 率 的 要 求 快 速 提 高 串 行 总 线 由 于 产 生 反 射 将 会 对 需 要 的 信 号 造 成 不 同 程 度 的 影 响 因 此 ,,,,有 应
更 好 的 抗 干 扰 性 和 更 少 的 信 号 线 更 高 的 数 据 率 而 受 到 众 尽 最 大 努 力 去 消 除 这 种 反 射 其 中 的 一 种 方 法 就 是 让 终 、,,
多设计者的青睐而串行总线又尤以差分信号的方式最。 端 电 阻 完 全 匹 配 消 除 了 反 射 传 输 线 上 的 能 量 就 能 全 部 。 ,多 差 分 信 号 与 普 通 的 单 信 号 走 线 相 比 有 个 明 显 的 优 势 ,3 ,被 负 载 吸 收 不 再 产 生 反 射 ,。 抗 干 扰 能 力 强 能 有 效 抑 制 时 序 定 位 精 确 所 以 越 来 ,EMI,, 那么究竟是什么原因引起发射为什么遇到阻抗不匹,,越 多 的 系 统 采 用 差 分 信 号 进 行 接 收 与 传 输 因 而 差 分 信 。 ,配 时 会 发 生 反 射 呢 当 信 号 到 达 瞬 态 阻 抗 不 同 的 个 区 域 , 2 号 的 匹 配 也 就 成 为 一 个 更 为 重 要 的 问 题 目 前 一 般 有 两 ,,的 交 界面 时 在 信号返 回 路径 的 导 体 中 仅 存 在 个 电 压 和 ,/,1
不 同 匹 种配的方式即分别并联匹配和单电阻跨接匹配在,。 个 电 流 回路 无 论 从区 域 还 是区 域 分 析在 交 界 面两 侧 1 。 1 2 ,本 文 的 项 目 中 与 片 之 间 就 是 通 过 口 的 ,FPG A 2 DSP LINK 的电压和电流都是相同的边界处不可能出现电压的不连,
差 分 信 号 进 行 通 信 对 每 块 有 两 路 口 输 入 共 ,1 DSP,LINK 续 否 则 根 据 公 式 可 知 此 处 会 有 一 个 无 限 大 的 电 场 ,, U,Ed,,
对 差 分 信 号 两 路 输 出 共 对 差 分 信 6×2=12 ,LINK 6×2=12 同 理 它 也 不 可 能 出 现 电 流 不 连 续 否 则 会 出 现 一 个 无 限 大 ,,[2]号 总 计 对 差 分 信 号 为 节 省 板 子 的 空 间 将 差 分 信 号 ,24 。 ,的 磁 场 由 以 上 分 析可 以 得 出关 系 式 为 而 。 ,V=V,I=I,1212 成 了 的终端匹配电阻都设置的内部电阻这里介绍FPGA 。 所 以 在 个 区 域 的 阻 抗 不 同 时 这 个 关 I=V/Z,I=V/Z。 2 , 4 111 222 [1]公 司 的 系 列 的 差 分 信 号 的 片 内 电 ALTERA Stratix ? FPGA系 式 不 可 能 同 时 成 立因 此 必 然会 产 生 个反 射 电 压 。 ,1 Vrefl 阻 匹 配 方 法 及 原 理 然 后 简 单 介 绍 了 上 差 分 信 号 布 线 ,PCB 和 反 射 电流 I。 refl应 该 注 意 的 事 项 。 图 所 示 为 单 电 阻 跨 接 匹 配 模 型 下 面 探 讨 一 下 信 号 1 ,
的 反 射 问 题 以 及 如 何 通 过 使 用 匹 配 电 阻 使 反 射 消 除 。
基础理论 1 在 通 信 过 程 中 有 两 种 原 因 导 致 信 号 反 射 阻 抗 不 连 ,,
续 和 阻 抗 不 匹 配 阻 抗 不 连 续 或 者 不 匹 配 信 号 在 传 输 线 。 ,
末 端
,V,t,
有的 电 压 输 入 这 两 个 信 号 到 达 末 端 分 别 有 的 电 -V,t,,1/2 压 图 电 路 板 放 置 差 分 信 号 匹 配 电 阻 示 意 图 2 幅 度 被 反 射 到 始 端 这 里 先 考 虑 正 相 端 其 末 端 得 到 。 ,3V,t,
的 电 压 的 电 压 经 过 和 进 行 分 压 在 负 相 端 /2 ,3V ,t,/2 ZZ,L C 得 到 的 电 压 同 样 由 于 反 射 在 负 相 端 得 到 V,t,/2 。 -3V,t,/2
的 电 压 与 正 相 端 的 分 压 相 加 得 到 的 电 压 正 ,V,t,/2 -V,t,,
相 端 的
与 负 相 端 的 分 压相 加 而 得 到 的 电 压 此 3V,t,/2 -V,t,/2 V,t,。 时 正 负 两 端 分 别 有 的 电 压 返 回 的 始 端 同 样 在 正 ,?V,t,/2 , 图 设 置 差 分 信 号 片 上 匹 配 电 阻 示 意 图 3 负 两 端 也 存 在 负 正 两 端 的 分 压 这 个 分 压 同 样 ?V,t,/2 。 2
向 始 端 传 输 与 反 射 的 信 号 相 抵 消 这 样 差 模 信 号 用 跨 接 ,。 ,引 脚 是 伪 差 分 管 脚 除 此 之 外 在 分 配 差 分 引 脚 的 时 候 一 ,,电 阻 匹 配 达 到 了 分 别 匹 配 的 效 果 。 定
要 注 意 其 输 入 输 出 特 性 有 的 引 脚 只 有 输 入 缓 冲 器 有 的 ,,
只 有 输 出 缓 冲 器 如 图 所 示 只 有 说 明 的 引 脚 ,4 ,DIFFOUT 中差分信号阻抗匹配解决方法讨论2 FPGA 传不 能送 信 号 带 有 的 引 脚 支 持 差 分 输 出 有 带 LVDS , _TX_ , 由 于 项 目 中 使 用 的 系 列 以 及 ALTERA Stratix ? FPGA 的 引 脚 支 持 差 分 输 入 _RX_ 。
电 平 标 准 的 差 分 信 号 因 此 这 里 重 点 对 这 种 差 分 信 LVDS ,
号 的 阻 抗 匹 配 方 法 进 行 讨 论 同 时 也 简 单 介 绍 一 下 ,Stratix III [3]系 列 支 持 的 其 他 几 种 电 平 标 准的 差 分 信 号 。
标 准 是 高 速 差 分 低 电 压 摆 幅 低 功 耗 通 用 LVDS I/O , , I/O
接 口 标 准 要 求 在 输 入 缓 冲 端 的 信 号 两 端 加 上 ,LVDS 100
的 终 端 电 阻 系 列 的 提 供 可 选 的 片 Ω 。 St ratix ?FPGA 100Ω
上 终 端 电 阻 通 过 在 软 件 中 开 启 这 一 功 能 可 以 , QUARTUS
减 少 板 的 空 间 减 少 板 子 的 复 杂 度 同 时 应 特 别 注 意 PCB ,,
片 上 差 分 终 端 电 阻 只 能 在 设 置 如 果 在 row I/O bank , 图 引 脚 特 性 说 明 4 设 置 是 不 能 通 过 布 线 这 一 环 节 的 图 和 图 column I/O bank 。 2 在 中 设 置 片 上 差 分 信 号 匹 配 电 阻 是 可 行 的 具 FPGA ,说 明 了 在 印 制 板 上 放 置 匹 配 电 阻 和 使 用 片 上 匹 配 电 阻 的 3 体 情 况 。 的 还 需 要 在 软 件 中 对 每 个 需 要 匹 配 的 差 分 信 号 QUARTUS 这 里 需 要 特 别 注 意 的 是 对 系 列 的 它 的 ,Stratix ?FPGA,对 进 行 设 置 一 般 来 说 差 分 信 号 需 要 在 传 输 的 终 端 安 置 ,,
匹 配 电 阻 以 防 止 传 输 信 号 反 射 产 生 过 冲 并 且 匹 配 电 阻 差 分 引 脚 并 不 是 全 部 支 持 电 平 标 准 有 些 差 分 ,,,I/O LVDS ,
尽 量 放 置 在 离 接 收 端 近 的 位 置 图 所 示 为 如 何 在 。 5 I/O 软 件 中 设 置 片 内 匹 配 电 阻 QUARTUS 。
图 中 差 分 信 号 匹 配 电 阻 设 置5 QUARTUS
除 此 以 外 系 列 的 支 持 的 差 分 电 平 标 所示为使用单电阻匹配 图 所示为使用 电阻网络匹配 ,6 ,7 3 。 Stratix ?FPGA 准
注意事项 3 还有 ,,,,, ,SSTL-2SSTL-18HSTL-18HSTL-15HSTL-12LVPECL 传 输 媒 质 不 管 使 用 的 是 线 还 是 电 缆 都 必 等 差 分 和 并 不 是 真 的 差 分 信 LVDS PCB , RSDS, Mini-LVDS ,HSTL SSTL
须 号 而 是 伪 差 分 信 号 它 们 使 用 两 个 反 相 的 单 端 输 出 口 来 传 ,,
, ,。
结束语 4 随 着 电 子 技 术 的 飞 速 发 展 人 们 对 数 据 传 输 速 率 有 了 ,图 使 用 单 电 阻 匹 配 示 意 图 6 更 高 的 要 求 因 此 差 分 信 号 以 它 特 有 的 优 势 得 到 人 们 的 关 ,
注 在 本文主要介绍了差分信号匹配的基础原理以及如何。
FPGA
了 缩 小 中 用 片 上 配 电 阻 且 通 过 编 译 以 布 使匹并了及, 线 ,板 的 尺 寸 充 分 利 用 了 的 性 能 同 时 通 过 安 捷 PCB ,FPGA ,, 伦 的 示 波 器 观 察 差 分 信 号 后 发 现 信 号 有 很 好 的 完 整 性 。图 使 用 电 阻 网 络 匹 配 示 意 图7 3 参 考 文 献 , 干 扰 以 保 证 信 号 的 完 整 性 下 面 简 要 介 绍 信 号 传 输 。 LVDS 王 诚 继 华 等 设 计 础 吴 范 丽 珍 基 [1] , , , . Altera FPGA/CPLD , 中 为 了 保 持 阻 抗 连 续 对 上 的 差 分 信 号 布 线 的 一 些 要 ,PCB 篇 北 京 人 民 邮 电 出 版 社 ,[M]. ,,2005 . 求 ,
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另
!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!上 接 第 页 ,120 ,
文 件 名 按 照 格 式 规 范 命 名 其 他 的 文 件 和 目 录 2001,22,2,52,)54. 5,FAT8.3 ,可 以 和 文 件 和 目 录 共 存 陶 杰局 部 动 态 可 重 配 置 的 研 究 电 子 科 技 System ACE 。 [2] . FPGA [J].,2009,
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覃 祥 菊 朱 明 程 张 太 镒 等动 态 可 重 构 技 术 原 [3] , , ,. FPGA 结束语 4 理 及 实 现 方 法 分 析电 子 器 件 [J].,2004,27,2, ,277)282 .本 文 给 出 了 一 种 利 用 实 现 全 局 动 态 System ACE FPGA [4] XILINX.System ACE Compact Flassohlu tion datasheet [EB/ 可 重 配 置 的 方 法 并 详 细 讨 论 了 实 现 的 技 术 细 节 实 验 中 ,,
采 用 本 方 法 实 现 了 系 列 的 器 件 的 全 局 动 OL].,2008,[2009-09-20].http://www.xilinx.com/support/docu- Virtex 5VFX70T
态 可 重 配 置 方 案 设 计 合 理 可 靠 达 到 预 定 目 标 合 理 使 用 ,,。 mentation/data_sheets/ds080.pdf. 全 局 动 态 可 重 配 置 技 术 可 以 使 在 不 同 的 时 间 段 内 FPGA , [5] XILINX.In-system programming software oglno bal spec[EB/作 为 不 同 的 硬 件 电 路 使 用 并 且 在 切 换 过 程 中 电 路 板 不 ,,OL].,2007,[2009-09-20].http://www.globalspec.com/Industri- 需 要 断 电 重 al-Directory/in-system_programming_software.
因 上 电 因 此 不 会 影 响 除 外 的 其 他 电 路 的 正 常 工 ,FPGA [6] XILINX.Configuration quick start giudelines [EB/OL]. ,2007, 作 。 此 与 静 态 可 重 配 置 相 比 的 动 态 可 重 配 置 具 有 更 ,,F PGA [2009 09 20].http://www.pa.msu.edu/hep/D0/ftp/run2b/l1cal/ --广 hardware/component_information/xilinx_xc9500l_xconfigura- 阔 的 应 用 前 景 。tion_quick_start.pdf. 参 考 文 献 ,
贾 鹏 松 动 态 可 重 配 置 技 术 军 事 通 信 技 术 李 [1] , . FPGA [J]. ,
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范文三:信号阻抗匹配
2、高速电子设计的板级信号完整性处理
高速数字系统的振铃和串扰问题一直是一个令人头疼的问题,特别是在今天,越来越多的VLSI 芯片工作在100MHz 的频率以上,450MHz 的CPU 也将广泛应用,信号的边沿越来越陡(已达到ps 级),这些高速器件性能的增加也给高速系统设计带来了困难。同时,高速系统的体积不断减小使得印制板的密度迅速提高。比较现在新的PC 主板与几年前的主板,可以看到新的主板上加入了许多端接。信号完整性问题已经成为新一代高速产品设计中越来越值得注意的问题,这已是毋庸置疑的了。
信号完整性(Signal Integrity,简称SI )是指在信号线上的信号质量。差的信号完整性不是由某一单一因素导致的,而是板级设计中多种因素共同引起的。主要的信号完整性问题包括反射、振铃、地弹、串扰等。
源端与负载端阻抗不匹配会引起线上反射,负载将一部分电压反射回源端。如果负载阻抗小于源阻抗,反射电压为负,反之,如果负载阻抗大于源阻抗,反射电压为正。布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素的变化均会导致此类反射。
信号的振铃(ringing )和环绕振荡(rounding )由线上过度的电感和电容引起,振铃属于欠阻尼状态而环绕振荡属于过阻尼状态。信号完整性问题通常发生在周期信号中,如时钟等,振铃和环绕振荡同反射一样也是由多种因素引起的,振铃可以通过适当的端接予以减小,但是不可能完全消除。
新一代的EDA 信号完整性工具主要包括布线前 /布线后SI 分析工具和系统级SI 工具等。使用布线前SI 分析工具可以根据设计对信号完整性与时序的要求在布线前帮助设计者选择元器件、调整元器件布局、规划系统时钟网络和确定关键线网的端接策略。SI 分析与仿真工具不仅可以对一块PCB 板的信号流进行分析,而且可以对同一系统内其它组成部分如背板、连接器、电缆及其接口进行分析,这就是系统级的SI 分析工具。针对系统级评价的SI 分析工具可以对多板、连接器、电缆等系统组成元件进行分析,并可通过设计建议来帮助设计者消除潜在的SI 问题, 它们一般都包括IBIS 模型接口、2维传输线与串扰仿真、电路仿真、SI 分析结果的图形显示等功能。这类工具可以在设计包含的多种领域如电气、EMC 、热性能及机械性能等方面综合考虑这些因素对SI 的影响及这些因素之间的相互影响,从而进行真正的系统级分析与验证。Mentor Graphics 公司的 ICX 设计工具可以在时序与电气规则的驱动下进行TopDown 式的布局及无网格布线,并提供多板分析功能,是典型的系统级SI 工具。
在电路中有大的电流涌动时会引起地弹,如大量芯片的输出同时开启时,将有一个较大的瞬态电流在芯片与板的电源平面流过,芯片封装与电源平面的电感和电阻会引发电源噪声,这样会在真正的地平面(0V )上产生电压的波动和变化,这个噪声会影响其它元器件的动作。负载电容的增大、负载电阻的减小、地电感的增大、同时开关器件数目的增加均会导致地弹的增大。
振铃和地弹都属于信号完整性问题中单信号线的现象(伴有地平面回路),串扰则是由同一PCB 板上的两条信号线与地平面引起的,故也称为三线系统。串扰是两条信号线之间的耦合,信号线之间的互感和互容引起线上的噪声。容性耦合引发耦合电流,而感性耦合引发耦合电压。PCB 板层的参数、信号线间距、驱动端和接收端的电气特性及线端接方式对串扰都有一定的影响。
表1列出了高速电路中常见的信号完整性问题与可能引起该信号完整性的原因,并给出了相应的解决方案。
表 1 常见信号完整性(SI )问题及解决方法 问题
过大的上冲
直流电压电平不
好
过大的串扰 可能原因 终端阻抗不匹配 线上负载过大 解决方法 终端端接 以交流负载替换直流负载 使用上升时间缓
慢的主动驱动源
替换或重新布线,
检查串行端接 变更的解决方法
使用上升时间缓慢的驱动源 使用能提供更大驱动电流的驱动源 在被动接收端端接, 重新布线或检查地平面 使用阻抗匹配的驱动源, 变更布线策略 线间耦合过大 传输线距离太长, 没有开关动作 传播时间过长
4、信号发射与端接技术
4.1、 信号反射的形成
传输线上的阻抗不连续会导致信号反射,我们以图2所示的理想传输线模型来分析与信号反射有关的重要参数。图中,理想传输线L 被内阻为R0的数字信号驱动源VS 驱动,传输线的特性阻抗为Z0,负载阻抗为RL 。
理想的情况是当R0=Z0=RL 时,传输线的阻抗是连续的,不会发生任何反射,能量一半消耗在源内阻R0上,另一半消耗在负载电阻RL 上(传输线无直流损耗)。如果负载阻抗大于传输线的特性阻抗,那么负载端多余的能量就会反射回源端,由于负载端没有吸收全部能量,故称这种情况为欠阻尼。如果负载阻抗小于传输线的特性阻抗,负载试图消耗比当前源端提供的能量更多的能量,故通过反射来通知源端输送更多的能量,这种情况称为过阻尼。欠阻尼和过阻尼都会引起反向传播的波形,某些情况下在传输线上会形成驻波。当Z0=RL 时,负载完全吸收到达的能量,没有任何信号反射回源端,这种情况称为临界阻尼。从系统设计的角度来看,由于临界阻尼情况很难满足,所以最可靠适用的方式轻微的过阻尼,因为这种情况没有能量反射回源端。
负载端阻抗与传输线阻抗不匹配会在负载端(B 点)反射一部分信号回源端(A 点),反射电压信号的幅值由负载反射系数ρL 决定,见下式:
式中,ρL 称为负载电压反射系数,它实际上是反射电压与入射电压之比。
由式(1)可见,-1≤ρL ≤+1,且当RL =Z0时,ρL =0,这时就不会发生反射。即,只要 根据传输线的特性阻抗进行终端匹配,就能消除反射。从原理上说,反射波的幅度可以大到入射电压的幅度,极性可正可负。当RL<><0,处于过阻尼状态,反射波极性为负;当rl>Z0时,ρL>0,处于欠阻尼状态,反射波极性为正。
当从负载端反射回的电压到达源端时,又将再次反射回负载端,形成二次反射波,此时反射电压的幅值由源反射系数ρS 决定,见下式:
4.2、阻抗匹配与端接方案
4.2.1、典型的传输线端接策略
由以上分析可知,在高速数字系统中,传输线上阻抗不匹配会引起信号反射,减小和消除反射的方法是根据传输线的特性阻抗在其发送端或接收端进行终端阻抗匹配,从而使源反射系数或负载反射系数为零。
传输线的长度符合下式的条件应使用端接技术。
式中,L 为传输线线长,tr 为源端信号的上升时间,tpdL 为传输线上每单位长度的带载传输延迟。即当tr 小于2TD 时,源端完整的电平转移将发生在从传输线的接收端反射回源端的反射波到达源端之前,这时需要使用端接匹配技术,否则会在传输线上引起振铃。 传输线的端接通常采用两种策略:(1)使负载阻抗与传输线阻抗匹配,即并行端接(2)使源阻抗与传输线阻抗匹配,即串行端接。即如果负载反射系数或源反射系数二者任一为零,反射将被消除。从系统设计的角度,应首选策略1,因其是在信号能量反射回源
端之前在负载端消除反射,即使ρL =0,因而消除一次反射,这样可以减小噪声、电磁干扰(EMI )及射频干扰(RFI ),而策略2则是在源端消除由负载端反射回来的信号,即使ρS =0和ρL =1(负载端不加任何匹配),只是消除二次反射,在发生电平转移时,源端会出现持续时间为2TD 的半波波形,不过由于策略2实现简单方便,在许多应用中也被广泛采用。两种端接策略各有其优缺点,以下就简要介绍这两类主要的端接方案。
(1)并行端接
并行端接主要是在尽量靠近负载端的位置加上拉和/或下拉阻抗以实现终端的阻抗匹配,根据不同的应用环境,并行端接又可分为以下几种类型:
(I )简单的并行端接
这种端接方式是简单地在负载端加入一下拉到GROUND 的电阻RT (RT =Z0)来实现匹配,如图3所示。采用此端接的条件是驱动端必须能够提供输出高电平时的驱动电流以保证通过端接电阻的高电平电压满足门限电压要求。在输出为高电平状态时,这种并行端接电路消耗的电流过大,对于50Ω的端接负载,维持TTL 高电平消耗电流高达48mA ,因此一般器件很难可靠地支持这种端接电路。
(II )戴维宁(Thevenin )并行端接
戴维宁(Thevenin )端接即分压器型端接,如图4示。它采用上拉电阻R1和下拉电阻R2构成端接电阻,通过R1和R2吸收反射。R1和R2阻值的选取由下面的条件决定。R1的最大值由可接受的信号的最大上升时间(是RC 充放电时间常数的函数)决定,
R1的最小值由驱动源的吸电流数值决定。R2的选择应满足当传输线断开时电路逻辑高电平的要求。
戴维宁等效阻抗可表示为:
这里要求RT 等于传输线阻抗Z0以达到最佳匹配。此端接方案虽然降低了对源端器件驱动能力的要求,但却由于在VCC 和GROUND 之间连接的电阻R1和R2从而一直在从系统电源吸收电流,因此直流功耗较大。
(III )主动并行端接
在此端接策略中,端接电阻RT (RT =Z0)将负载端信号拉至一偏移电压VBIAS ,如图5所示。VBIAS 的选择依据是使输出驱动源能够对高低电平信号有汲取电流能力。这种端接方式需要一个具有吸、灌电流能力的独立的电压源来满足输出电压的跳变速度的要求。在此端接方案中,如偏移电压VBIAS 为正电压,输入为逻辑低电平时有DC 直流功率损耗,如偏移电压VBIAS 为副电压,则输入为逻辑高电平时有直流功率损耗。
(IV )并行AC 端接
如图6所示,并行AC 端接使用电阻和电容网络(串联RC )作为端接阻抗。端接电阻R
要小于等于传输线阻抗Z0,电容C 必须大于100pF ,推荐使用0.1uF 的多层陶瓷电容。电容有阻低频通高频的作用,因此电阻R 不是驱动源的直流负载,故这种端接方式无任何直流功耗。
(V )二极管并行端接
某些情况可以使用肖特基二极管或快速开关硅管进行传输线端接,条件是二极管的开关速度必须至少比信号上升时间快4倍以上。在面包板和底板等线阻抗不好确定的情况下,使用二极管端接即方便又省时。如果在系统调试时发现振铃问题,可以很容易地加入二极管来消除。
典型的二极管端接如图7所示。肖特基二极管的低正向电压降Vf (典型0.3到0.45V )将输入信号钳位到GROUND -Vf 和VCC +Vf 之间。这样就显著减小了信号的过冲(正尖峰)和下冲(负尖峰)。在某些应用中也可只用一个二极管。二极管端接的优点在于:二极管替换了需要电阻和电容元件的戴维宁端接或RC 端接,通过二极管钳位减小过冲与下冲,不需要进行线的阻抗匹配。尽管二极管的价格要高于电阻,但系统整体的布局布线开销也许会减少,因为不再需要考虑精确控制传输线的阻抗匹配。二极管端接的缺点在于:二极管的开关速度一般很难做到很快,因此对于较高速的系统不适用。
(2)串行端接
串行端接是通过在尽量靠近源端的位置串行插入一个电阻RS (典型10Ω到75Ω)到传输线中来实现的,如图8所示。串行端接是匹配信号源的阻抗,所插入的串行电阻阻值加上驱动源的输出阻抗应大于等于传输线阻抗(轻微过阻尼)。即
这种策略通过使源端反射系数为零从而抑制从负载反射回来的信号(负载端输入高阻,不吸收能量)再从源端反射回负载端。串行端接的优点在于:每条线只需要一个端接电阻,无需与电源相连接,消耗功率小。当驱动高容性负载时可提供限流作用,这种限流作用可以帮助减小地弹噪声。串行端接的缺点在于:当信号逻辑转换时,由于RS 的分压作用,在源端会出现半波幅度的信号,这种半波幅度的信号沿传输线传播至负载端,又从负载端反射回源端,持续时间为2TD (TD 为信号源端到终端的传输延迟),这意味着沿传输线不能加入其它的信号输入端,因为在上述2TD 时间内会出现不正确的逻辑态。并且由于在信号通路上加接了元件,增加了RC 时间常数从而减缓了负载端信号的上升时间,因而不适合用于高频信号通路(如高速时钟等)。
4.2.2、多负载的端接
在实际电路中常常会遇到单一驱动源驱动多个负载的情况,这时需要根据负载情况及电路的布线拓扑结构来确定端接方式和使用端接的数量。一般情况下可以考虑以下两种方案。
如果多个负载之间的距离较近,可通过一条传输线与驱动端连接,负载都位于这条传输线的终端,这时只需要一个端接电路。如采用串行端接,则在传输线源端加入一串行电阻即可,如图9a 所示。如采用并行端接(以简单并行端接为例),则端接应置于离源端距离最远的负载处,同时,线网的拓扑结构应优先采用菊花链的连接方式,如图9b 所示。
如
果多个负载之间的距离较远,需要通过多条传输线与驱动端连接,这时每个负载都需要
一个端接电路。如采用串行端接,则在传输线源端每条传输线上均加入一串行电阻,如图10a 所示。如采用并行端接(以简单并行端接为例),则应在每一负载处都进行端接,如图10b 所示。
4.2.3、 不同工艺器件的端接策略
阻抗匹配与端接技术方案随着互联长度和电路中逻辑器件的家族在不同也会有所不同,只有针对具体情况,使用正确适当的端接方法才能有效地减小信号反射。
一般来说,对于一个CMOS 工艺的驱动源,其输出阻抗值较稳定且接近传输线的阻抗值,因此对于CMOS 器件使用串行端接技术就会获得较好的效果。而TTL 工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗有所不同,这时,使用并行戴维宁端接方案则是一种较好的策略。ECL 器件一般都具有很低的输出阻抗,因此,在ECL 电路的接收端使用一下拉端接电阻(下拉电平需要根据实际情况选取)来吸收能量则是ECL 电路的通用端接技术。
当然,上述方法也不是绝对的,具体电路上的差别、网络拓扑结构的选取、接收端的负载数等都是可以影响端接策略的因素,因此在高速电路中实施电路的端接方案时,需要根据具体情况通过分析仿真来选取合适的端接方案以获得最佳的端接效果。
4.3、端接技术的仿真分析
下面针对典型的振铃现象,给出了不同端接方案下的信号仿真结果。以下对端接问题的仿真,仿真软件采用MentorGraphics 公司的信号完整性分析工具InterconnectSynthesis (IS ),仿真基本条件为:顶层微带传输线,线宽=6mils,线长=5inches,PCB 板为4层板(中间两层为电源层),电介质介电常数为4.0,微带线阻抗控制50Ω,信号驱动器和接收器均使用TTL_S工艺器件的IBIS 模型。
图11所示为未使用端接技术的电路中常见的振铃现象,图中标记“1”箭头所指的波形为信号源端的波形,标记“2”箭头所指的波形为信号负载端的波形,由图可见,信号的
负载端有明显的振铃现象。
图12仿真了对同一电路使用不同的端接方式后,信号源端与负载端的波形,图中左边图(a )为信号驱动端的波形,右边图(b )为信号负载端的波形。在这两幅图中,标记“1”箭头所指的波形为未加端接前信号驱动端与负载端的波形,标记“2”箭头所指的波形为使用串行端接(端接电阻50Ω)后的信号波形,标记“3”箭头所指的波形为使用戴维宁端接(上拉电阻100Ω,下拉电阻100Ω)后的信号波形,标记“4”箭头所指的波形为使用简单的并行端接(下拉电阻50Ω)后的信号波形,标记“5”箭头所指的波形为使用并行AC 端接(下拉电阻50Ω,电容0.1uF )后的信号波形。由图可见,使用这几种阻抗匹配端接技术后都不同程度地抑制了信号反射,从而减小了振铃,这说明在存在较大反射的电路中使用端接技术能够收到很好的效果。但是同时也应注意到,不同的端接技术对信号的影响也是有差别的,如图中标记“2”箭头所指的波形是使用了串行端接后的波形,可以看出信号的上升沿变缓了,而图中标记“3”箭头所指的波形是使用了戴维宁端接后的波形,此时信号的低电平已经接近低电平门限,这样的信号在实际电路中是不可靠的。可见,对于同一电路,使用不同的端接技术均可以达到减小信号反射的效果,但同时也应注意到这种端接技术本身对信号的影响,只有根据信号质量的要求并综合考虑端接技术对信号的影响,才能得到最佳的端接匹配效果。
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范文四:差分线的阻抗匹配方法
对于电路中?的差分信号?对,比如DDR? 内存模块中?的差分时钟?信号,匹配通常需?要考虑两方?面的因素,
即差模阻抗?匹配和共模?阻抗匹配。基于这两种?匹配我们才?能选择最终?的匹配方案?,如完全匹配?、
优化匹配、简化匹配等?。
[
可以看出,差模信号的?匹配只需用?一个电阻,但对共模信?号不起作用?;而共模电阻?匹配则 信号对中的?共模分量,这可以使用?在在共模信?号影响较强?的情况;而实际的差?分走线中, 除了本身的?差分信号之?外,不可避免地?会出现共模?的分量,所以需要两?种匹配的结?合,完全匹配则?
是结合了两?者的作用,能有效地消?除各种反射?噪声,但它的缺点?是:需要器件较?多,给电路增
的直流负载?,同时要结合?仿真计算阻?值,并不是简单?的将上面两?种匹配形式?的电阻进行?组合。
如果对完全?匹配进行进?一步改进,我们可以得?到另一种较?好的针对差?分对的优化?匹配形式,
它多采用了?一个电容接?地,可以降低电?路的直流损?耗,其匹配形如?下图:
R1 和R2 的值可以近?似于传输线?的阻抗,C1 的值确定和?交流匹配形?式中类似,
需要经过仿?真后才能最?终确定。
范文五:信号反射及阻抗匹配
信号完整性分析---信号反射及阻抗匹配
信号反射产生的原因,当信号从阻抗为Z0 进入阻抗为ZL 的线路时,由于阻抗不匹配的原因,有部分信号会被反射回来,也可以用 “传输线上的回波来概括”。如果源端、负载端和传输线具有相同的阻抗,反射就不会发生了。
反射的影响: 如果负载阻抗小于传输线阻抗,反射电压为负,反之,如果负载阻抗大于传输线阻抗,反射电压为正。实际问题中,PCB 上传输线不规则的几何形状,不正确的信号匹配,经过连接器的传输及电源平面不连续等因素均会导致反射情况发生,而表现出诸如过冲/下冲以及振荡等信号失真的现象。
过冲,当信号的第一个波峰超过原来设定的最大值,信号的第一个波谷超过原来设定的最大值时,为过冲,也就是冲过头了。下冲,当信号的第二个波峰波谷超过设定值时,称为下冲。过大的过冲会导致元件保护二极管损坏,而下冲严重时会产生假时钟,导致系统误读写操作。
如果过冲过大我们可以采用阻抗匹配的方式消除过冲,方法很简单
如下所示:
效果如下:
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震荡:信号的反射也会引起信号震荡,而震荡的本质跟过冲/下冲是一样的,在一个周期内,信号反复的过冲下冲我们称之为信号震荡。震荡是消除电路多余能量的一种方式。通过震荡的信号,可以将反射而产生的多余能量给消耗掉。 欠阻尼(振铃)是指终端的阻尼小,过阻尼(环绕)是指终端的阻尼大了。 (PS:不只是分布式电路才会产生振荡,集总电路由于LC 振荡也会产生振荡,其振荡的大小和电路的品质因素Q 有关,Q 值代表了电路中信号的衰减速度,Q 值越高衰减越慢。可以通过单位时间电路储存的能量与丢失的能量比值来衡量
)
Q<1>1>
Q 值的计算方法为: L是导线的平均电感,C 是接收端的负载电容,Rs 是驱动端的输出电阻。
阻抗匹配,由于源端与负载端的阻抗不匹配才引起信号的反射,因此要进行阻抗匹配,从而降低反射系数,可以在源端串接阻抗,或者负载端并行接阻抗。反射系数公式:P=(Z1-Z0)/(Z1+Z0)
阻抗匹配端接技术汇总
单电阻端接
经总结:串联电阻匹配一般适用于单个负载的情况。
一 串行端接串行匹配:(不太适用太高的高速)
二 并行端接并行匹配:(更适用于高速)
1单电阻并行端接
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缺点:降低了输出的高电平,匹配电阻接地会造成下降沿过快(接电源上升源变快),这样会导致波形占空比不平衡
2 戴维宁并行接法
优点:综合适用上下来电阻,平衡输出高低电平,减小因占空比失调能力消耗 缺点:静态直流功率过大,在TTL 和CMOS 电路中不常用。
3并行AC 端接
优点:AC 端接避免较多的电源消耗,
缺点:由于电容的大小很难确定,大电容会吸收较大电流增加电源损耗,小电容则会减弱匹配效果,建议通过仿真来确定电容值。
应用:并联交流匹配一般用在多接收端和时钟信号线。
(PS:二极管端接法,此法不属于阻抗匹配的思路,而是通过二极管的钳位来减小过冲与下冲,尽管成本会提高,但是系统整体布局布线开销可能会减小,因为不需要考虑精确控制传输线的阻抗匹配,它的缺点在于二极管本身不会消耗振铃信号,因此反射回来的信号会对电源或者地产生噪声,开关速度不够高,对较高速系统不太适用)
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