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范文一：EDA 三变量多数表决器 一位全加器
组合逻辑研究实验(一)EDA实现
一、实验目的
1.了解用SSI器件实现简单组合逻辑电路的方法。
2.学习Quartus ?软件的操作方法。
3.学会用原理图输入的方法实现简单组合逻辑电路。
二、 实验所用仪器、设备
1. 计算机
2. Quartus ?软件
三、 实验内容
1.利用Quartus ?软件，用原理图输入的方法实现三变量多数表决器电路，进行功能和时序仿真，记录仿真波形。
三变量多数表决器电路
功能仿真
ropaganda Department, district authorities and other members of the working committees to coordinate with, and work together. Various units of the Department to draw up a concrete plan, quickly set up the corresponding study education coordinating group, with strong work force. Second, we must strengthen the inspection supervision. Educational
时序仿真
2.利用Quartus ?软件，用原理图输入的方法实现一位全加器电路，进行功能和时序仿真，记录仿真波形。
一位全加器
时序仿真
功能仿真
ropaganda Department, district authorities and other members of the working committees to coordinate with, and work together. Various units of the Department to draw up a concrete plan, quickly set up the corresponding study education coordinating group, with strong work force. Second, we must strengthen the inspection supervision. Educational
ropaganda Department, district authorities and other members of the working committees to coordinate with, and work together. Various units of the Department to draw up a concrete plan, quickly set up the corresponding study education coordinating group, with strong work force. Second, we must strengthen the inspection supervision. Educational
范文二：三输入多数表决器版图设计
集成电路版图设计
课程设计报告
课题名称： 三输入多数表决器 姓名： 学号： 21111111 班级： 电子科学与技术 班
1. 概述
集成电路是一种微型电子器件或部件。它是采用一定的工艺，把一个电路中所需的晶体管等有源器件和电阻、电容等无源器件及布线互连在一起，制作在一小块半导体晶片上，封装在一个管壳内，执行特定电路或系统功能的微型结构；这样，整个电路的体积大大缩小，且引出线和接点的数目也可控制、大为减少，从而使电子元件向着微小型化、低功耗和高可靠性方面迈进一大步。目前，集成电路经历了小规模集成、中规模集成、大规模集成和超大规模集成。单个芯片上已经可以制作包含臣大数量晶体管的、完整的数字系统。
在整个集成电路设计过程中，版图设计是其中重要的一环。它是把每个原件的电路表示转换成集合表示，同时，元件间连接的线也被转换成几何连线图形。对于复杂的版图设计，一般把版图设计划分成若干个子版图进行设计，对每个子版图进行合理的规划和布图，子版图之间进行优化连线、合理布局，使其大小和功能都符合要求。
版图设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。不同的工艺，有不同的设计规则。设计者只有得到了厂家提供的规则以后，才能开始设计。在版图设计过程中，要进行定期的检查，避免错误的积累而导致难以修改。
2. 设计要求
1) . 设计一个三输入的多数表决器的版图。 2) ．分析三输入多数表决器的功能及逻辑关系。 3) ．用与非门的形式构建该表决器的电路图。
4) ．利用EDA 工具PDT 画出其相应版图。
5) ．利用几何设计规则文件进行在线DRC 验证并修改版图。
3. 电路分析
根据三输入多数表决器的功能要求设计如果同意则输入1不同
意输入0三输入表决器功能为有两个或者两个以上人同意则，则输出1，否者输出0, 其真值表如下：
化简真值表得逻辑表达式表示并化简为： Out=A BC + A B C + AB C +ABC =AB+BC+AC = AB BC AC
这样可以用到三个两输入与非门和一个四输入与非门，达到逻辑功能和晶体管数量最小化的效果，节约了版图资源，减小了复杂程度。其逻辑电路图很容易得出如下：
4. 版图设计
版图设计在一个重要环节，画棒状图。其作用相当于打草稿，可以减少不必要的错误，同时提高工作效率。由电路图可以画出三输入表决器的版图棒状图 如下：
5. 画版图
1）LINUX 系统下右击鼠标 点击“新建终端”；
2）输入 “mkdir 20074456”，新建一个名为20074456的文件夹； 3）cp –r file.tar 20074456,将根目录下file.tar 文件拷贝到新建的文件夹里面；
4）输入“cd 20074456”进入工作目录，让知己的工作文件都在这个文件夹里生成
输入 “tar xvf file.tar”解压文件夹file.tar 到20074456； 5）输入“pdt ”打开新建版图路径界面，新建的版图libriry name 是liling ，cell name 是liling1；
6）按照棒形图画出版图，注意同层间各区域的距离及其工艺参数，
并标注；
7）画好之后，进行DRC 验证；版图设计规则检查，是对IC 版图做几何尺寸检查，以确保电路能够被特定加工工艺实现。结果如下图：
输入“zse ”，打开新建电路图路径界面，电路图 libriry name 是liling2, cell name 是liling3； 8）用Mos 管画出三输入表决器电路图：
9）画好之后，进行ERC 验证；电气规则检查，检查电源、地的短路，悬空器件和节点特性。检查无误之后，生成lvs 网表文件如下；
10）输入“ldc -i inv.lvs”，进行lvs
验证，再打开界面中修改其
中五个地方，①在PRIMARY 之后，将原来的内容改为版图的cell name ，②在LIBRARY 之后，将原来的内容改为版图的library name，③在第一个SCH —NETLIST 之后，将原来的内容改为电路图的library name ，④在第二个SCH —NETLIST 之后，将原来的内容改为电路图的cell name ，⑤将最后三行字符删除。保存更改结果。开始跑运行，版图与电路图一致性检查，将版图与电路图对比，经检查电路的加连接，与MOS 的宽长比是否匹配。
11）验证完之后，可查看验证结果，如果有错误，可根据错误原因和错误出处进行修改，直至验证结果正确。
6. 心得体会
画版图，选择比例比较重要。开始我们仅用了半天时间就画出了版图，但是由于画的距离太近，没有把握好各模块减的距离导致了重画。刚开始时候要每画一步验证一下是否有错，
当各个区域都出来了
以后就可以用复制粘贴的方法去画。比如我已经画好了电源的n 注入区，在下面画n 管时就可以直接复制n 注入区，应为前面区域大小已经订好，复制可以避免各层间的距离问题。而且当管子要重复用时也可以复制以减少工作量和避免不必要的错误。根据版图再画电路图，版图和电路图之间要相对应，如哪个PMOS 或哪个NMOS 有接电源或接地，输入、输出及电源符号等等。课程设计，提前画棒状图是其中的关键一环，版图大多是根据棒状图画的；另外，合理的布局布线也比较重要，可以使版图和电路图更加美观，并且不容易出错。
几天试验下来，发现版图设计操作并不难。不断练习，积累经验才是其核心所在。因为我们一星期有四天在擦错改错，这些错误也只有不断的做，不断的积累才可以避免不在出现。唯有不断积累，才能熟能生巧。
范文三：设计一个四变量的多数表决器.doc
设计一个四变量的多数表决器
班级:
姓名:
学号:
指导老师:
课题:设计一个四变量的多数表决器(通过为“1”，不通过
为“0”)
一.摘要
通过与非门实现四变量表决电路,A.B.C.D,。每人一个按键,
如果同意则按下,不同意则不按。结果用指示灯表示,多数同意
时指示灯亮,否则不亮。当有三人或四人按键,输入变量有三个
或四个“1,时,指示灯亮,表明表决通过”(输出量为“1”),否则表
明表决没通过(输出量为“0”)。
关键词:
与非门 四变量 表决器
英语翻译
Abstract:
Through sr and realize four variables voting circuit (A.B.C.D).
One key, if agreed to the press, don't agree with is not press. The
results with indicator said most consent indicator, otherwise not bright.
When three or four people button (input variables has three or four
"1"), the indicator light, show that vote through (output for "1"), or
show that vote didn't pass (output is "0").
Key words :
Nand Four variables Voter
二.设计要求
四变量输入，表决通过为“1”，不通过为“0”。 三. 设计步骤
1.确定输入、输出变量
?输入变量:A、B、C、D ―――? 四名评判员
?输出变量: F ―――? 灯
?用正逻辑表示:A=1，表示同意，A=0表示判不同意;
B=1，表示同意，B=0表示判不同意;
C=1，表示同意，C=0表示判不同意。
D=1，表示同意，C=0表示判不同意。
F=1，表示灯亮，F=0表示灯不亮。 2、列出真值表
输入变量 输出变量
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
3、函数式
_ _ _ _
F=ABCD+ABCD+ABCD+ABCD+ABCD
4、卡诺图
5、根据卡诺图对函数式进行化简
_ _ _ _
F=ABCD+ABCD+ABCD+ABCD+ABCD
6、画逻辑电路图
根据化简的表达式画出对应的逻辑电路图。
四.仿真结果
1、仿真图
1 当四人都同意即开关都闭合，灯亮。 ?
2当三人同意，即有三个开关闭合，灯也亮。 ?
3当有两人同意是，即有两个开关闭合，灯不亮。 ?
2、结果:
经过仿真，设计符合要求。
五.体会
本次设计过程中，我经过查阅很多资料，向老师和同学们请教，不断思索，最终完成了本次设计设计过程中提高了我的理解以及分析能力，理论和实践相结合，不仅巩固了我的理论知识，同时更提高了我的实践能力，使我受益匪浅。最后，感谢在本次设计中老师、同学们对我的帮助和支持。 六.结束语
成功来自不断努力，只要努力了，成功一定会属于我们～
范文四：数电课程设计四变量多数表决器
数电课程设计
四变量多数表决器:4个输入端，当有3个或3个以上输入端为1时输出为1，否则为0.
真值表:
A B C D F
0 0 0 0 0
0 0 0 1 0
0 0 1 0 0
0 0 1 1 0
0 1 0 0 0
0 1 0 1 0
0 1 1 0 0
0 1 1 1 1
1 0 0 0 0
1 0 0 1 0
1 0 1 0 0
1 0 1 1 1
1 1 0 0 0
1 1 0 1 1
1 1 1 0 1
1 1 1 1 1
Verilog程序:
module voter4(pass,vote); output pass;
input[3:0] vote;
reg[2:0] sum;
integer i;
reg pass;
always @(vote)
begin
sum=0;
for(i=0;i<=3;i=i+1) if(vote[i])="" sum="sum+1;" if(sum[2])="" pass="1;" else="" if(sum[1]&&sum[0])="" pass="1;">
else pass=0;
end
endmodule
组合电路:
波形仿真:
范文五：数电课程设计——四变量多数表决器
数电课程设计
四变量多数表决器：4个输入端，当有3个或3个以上输入端为1时输出为1，否则为0.
真值表：
V erilog 程序：
module voter4(pass,vote); output pass; input[3:0] vote; reg[2:0] sum; integer i; reg pass; always @(vote)
begin sum=0;
for(i=0;i<=3;i=i+1) if(vote[i])="" sum="sum+1;" if(sum[2])="" pass="">
else if(sum[1]&&sum[0]) pass=1; else pass=0; end endmodule
组合电路：
波形仿真：
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