范文一:实验二二输入与非门版图绘制(精)
姓名:_ 谢小玲 学号:_2011850038_ 实验日期:_2014.4.3
与非门版图绘制
一、实验目的
利用candence软件绘制与非门版图
二、实验内容
1、熟悉cadence 定制设计软件平台的基本界面与使用、设计文件组织式; 2、了解工艺文件 、版图设计等的大致概念,熟悉cadence 软件版图设计相关的功能; 3、绘制与非门版图 。
三、实验方案及流程图
(一)版图绘制前的准备工作
1、启动 VMware、CentOS虚拟机,将display.drf和csmc0p6um.tf拷贝到bt1138下的exp目录下,然后打开终端窗口。
2、在终端窗口输入以下命令:
cd bt1138/exp/
icfb
出现的主窗口如图所示
3、建立工艺库
(1)点击File?New?Library,在随后出现的New Library设置窗口中确定Compile a new techfile 被选中,然后 “Name”栏输入工艺库的名字为csmc_tf,然后点OK ; (2)在随后出现的对话框中ASCII Technology File 一项中输入 csmc0p6um.tf,然后点击“OK ”,会出现一个信息窗口,提示已经成功建立工艺库;
4、建立设计库
(1)主窗口中File?New?Library,会出现New Library 设置窗口,确定“Attach to an existing techfile”选项被选中,库名“Name”设定为“test1”,然后点击“OK”。 (2)在随后弹出设置Technology 库的窗口,选中csmc_tf,然后点击“OK”。 (3)File?New?cell view,在弹出的的窗口中Library Name 为test1,Cell Name输入andnot,通过下面的下拉菜单选中Virtuoso,View Name则会自动变为“layout”,然后点击“OK”,会自动打开出两个窗口:annot的layout编辑窗口,以及LSW窗口。
- 1 -
(二)、与非门版图设计(按要求绘制一个PMOS与NMOS之比为6/4的与非门,且栅
长为2uM)
本实验使用CSMC双硅双金属混合信号工艺,主要的设计层包括:
TB tub,n阱,作为pmos器件衬底
TO Thin Oxide,有源区,作为mos的源漏区 GT gate,多晶硅1,作为mos栅极
SP P+注入区
SN N+注入区
W1 接触孔,金属1到多晶硅和有源区的接触孔 A1 铝1,第一层金属
W2 通孔1,金属1和金属2的接触孔 A2 铝2,第二层金属
CP bond pad,pad开孔
IM 第二层多晶硅电阻阻挡层
PC Pioy Cap,用作多晶硅电容上极板和多晶硅电阻的第二层多晶硅
绘制流程
1. 画pmos部分
PMOS版图绘制如下(版图各部分尺寸如图中所标注)
2.画nmos部分
NMOS版图绘制如下(版图各部分尺寸如图中所标注)
- 2 -
3.完成与非门版图
(1) 画一个1.3u乘1.3u的TO矩形,然后把这个矩形包围一层SP层(从TO向外延伸0.5u),在中间画一个contant(W1)层,并用金属1(A1层)覆盖住,
尺寸如图所示:
(2)连接电源——在pmos版图上画一条宽金属W1,并与pmos源极相接,将前面画好的PTAP连接到这根电源线上,复制前面画好的PTAP,将其SN改为SP,链接到电源线上,形成被删接触,并将原TB矩形拉长,包住PTAP。选中图层A1TEXT,按快捷键l,添加一个label。在出现的对话框中一栏填入“VDD~”,然后点击将其放置到电源线上。如下图所示:
- 3 -
(3)对部分进行类似处理,只是将添加的TAP中的SP层改为SN层,SN层改成SP层,添加的label名称改为“GND~”。如下图所示:
(4)连接输入输出节点——使用金属A1将pmos、nmos的漏极连接起来,并在金属上添加label“ F”,用TG层画两个1.3u乘1.3u的矩形,中间放置一个contact,再连接到栅极的金属上,并分别添加一个label“A”和一个label”B”。如下图所示:
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四、实验结果
PMOS与NMOS之比为6/4的与非门整体版图如下:
五、实验体会
这次实验让我学会了看版图的尺寸表,也让我懂得了如何将原理图画成版图,并能计算出所要的尺寸,使得版图达到最小面积,本次实验还让我进一步了解了背栅接触,并且懂得了如何在版图上表示背栅接触。总的来说,这次实验增进了我对版图绘制的了解程度,使得我在实验中更加得心应手。不过在本次实验中遇到的最大的问题就是不熟悉规则,由于规则都是用英文来书写的,所以对于我来说有一定的难度的,好在上课的时候老师有做了一些介绍,使我在实验中不至于太过吃力。
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范文二:实验二 二输入与非门版图绘制
姓名:_ 谢小玲 学号:_2011850038_ 实验日期:_2014.4.3
与非门版图绘制
一、实验目的
利用candence 软件绘制与非门版图
二、实验内容
1、熟悉cadence 定制设计软件平台的基本界面与使用、设计文件组织式;
2、了解工艺文件 、版图设计等的大致概念,熟悉cadence 软件版图设计相关的功能;
3、绘制与非门版图 。
三、实验方案及流程图
(一)版图绘制前的准备工作
1、启动 VMware 、CentOS 虚拟机,将display.drf 和csmc0p6um.tf 拷贝到bt1138下的exp 目录下,然后打开终端窗口。
2、在终端窗口输入以下命令:
cd bt1138/exp/
icfb
出现的主窗口如图所示
3、建立工艺库
(1)点击File →New →Library ,在随后出现的New Library 设置窗口中确定Compile a new techfile 被选中,然后 “Name ”栏输入工艺库的名字为csmc_tf,然后点OK ;
(2)在随后出现的对话框中ASCII Technology File 一项中输入 csmc0p6um.tf,然后点击“OK ”,会出现一个信息窗口,提示已经成功建立工艺库;
4、建立设计库
(1)主窗口中File →New →Library ,会出现New Library 设置窗口,确定“Attach to an existing techfile”选项被选中,库名“Name ”设定为“test1”,然后点击“OK ”。
(2)在随后弹出设置Technology 库的窗口,选中csmc_tf,然后点击“OK ”。
(3)File →New →cell view,在弹出的的窗口中Library Name 为test1,Cell Name输入andnot, 通过下面的下拉菜单选中Virtuoso ,View Name 则会自动变为“layout ”,然后点击“OK ”,会自动打开出两个窗口:annot 的layout 编辑窗口,以及LSW 窗口。
(二)、与非门版图设计(按要求绘制一个PMOS 与NMOS 之比为6/4的与非门,且栅长为2uM )
本实验使用CSMC 双硅双金属混合信号工艺,主要的设计层包括:
绘制流程
1. 画pmos 部分
PMOS 版图绘制如下(版图各部分尺寸如图中所标注)
2. 画nmos 部分
NMOS 版图绘制如下(版图各部分尺寸如图中所标注)
3. 完成与非门版图
(1) 画一个1.3u 乘1.3u 的TO 矩形,然后把这个矩形包围一层SP 层(从TO 向外延伸0.5u) ,在中间画一个contant(W1)层,并用金属1(A1层) 覆盖住,
尺寸如图所示:
(2)连接电源——在pmos 版图上画一条宽金属W1,并与pmos 源极相接,将前面画好的PTAP 连接到这根电源线上,复制前面画好的PTAP ,将其SN 改为SP ,链接到电源线上,形成被删接触,并将原TB 矩形拉长,包住PTAP 。选中图层A1TEXT ,按快捷键l ,添加一个label 。在出现的对话框中一栏填入“VDD !”,然后点击将其放置到电源线上。如下图所示:
(3)对部分进行类似处理,只是将添加的TAP 中的SP 层改为SN 层,SN 层改成SP 层,添加的label 名称改为“GND !”。如下图所示:
(4)连接输入输出节点——使用金属A1将pmos 、nmos 的漏极连接起来,并在金属上添加label “ F ”,用TG 层画两个1.3u 乘1.3u 的矩形,中间放置一个contact ,再连接到栅极的金属上,并分别添加一个label “A ”和一个label ”B ”。如下图所示:
四、实验结果
PMOS 与NMOS 之比为6/4的与非门整体版图如下:
五、实验体会
这次实验让我学会了看版图的尺寸表,也让我懂得了如何将原理图画成版图,并能计算出所要的尺寸,使得版图达到最小面积,本次实验还让我进一步了解了背栅接触,并且懂得了如何在版图上表示背栅接触。总的来说,这次实验增进了我对版图绘制的了解程度,使得我在实验中更加得心应手。不过在本次实验中遇到的最大的问题就是不熟悉规则,由于规则都是用英文来书写的,所以对于我来说有一定的难度的,好在上课的时候老师有做了一些介绍,使我在实验中不至于太过吃力。
范文三:二输入与非门、或非门版图设计
* * * WARNING: Layers with Unassigned FRINGE Capacitance. * * * * WARNING: Layers with Zero Resistance. * * * NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A (29.5,6.5) * 3 = B (55.5,6.5) * 4 = F (42.5,6.5) * 6 = GND (25,-22) M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5) M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5) M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5) M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5) * Total Nodes: 6 * Total Elements: 4 * Extract Elapsed Time: 0 seconds .END 与非门电路仿真波形图(瞬时分析): .spc 文件(直流分析): * Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ml2_125.md VPower VDD GND 5 va A GND 5 vb B GND 5 .dc va 0 5 0.02 vb 0 5 0.02 .print dc v(F) * WARNING: Layers with Unassigned AREA Capacitance. * * * WARNING: Layers with Unassigned FRINGE Capacitance. * * * * WARNING: Layers with Zero Resistance. * * * NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A (29.5,6.5) * 3 = B (55.5,6.5) * 4 = F (42.5,6.5) * 6 = GND (25,-22) M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5) M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5) M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5) M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5) * Total Nodes: 6 * Total Elements: 4 * Extract Elapsed Time: 0 seconds .END 与非门电路仿真波形图(直流分析): 或非门电路的版图: .spc 文件(瞬时分析): * Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\huofeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04 .include H:\CMOS\ml2_125.md VPower VDD GND 5 va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n .print tran v(A) v(B) v(F) * WARNING: Layers with Unassigned AREA Capacitance. * * * WARNING: Layers with Unassigned FRINGE Capacitance. * * * * * WARNING: Layers with Zero Resistance. * * * NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A (29.5,6.5) * 3 = B (55.5,6) * 4 = F (42.5,6.5) * 5 = GND (25,-22) M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u * M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5) M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u * M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5) M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5) M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5) * Total Nodes: 6 * Total Elements: 4 * Extract Elapsed Time: 0 seconds .END 或非门电路仿真波形图(瞬时分析): .spc 文件(直流分析): * Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\huofeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04 .include H:\CMOS\ml2_125.md VPower VDD GND 5 va A GND 5 vb B GND 5 .dc va 0 5 0.02 vb 0 5 0.02 .print dc v(F) * WARNING: Layers with Unassigned AREA Capacitance. * * * WARNING: Layers with Unassigned FRINGE Capacitance. * * * * WARNING: Layers with Zero Resistance. * * * NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A (29.5,6.5) * 3 = B (55.5,6) * 4 = F (42.5,6.5) * 5 = GND (25,-22) M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u * M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5) M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u * M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5) M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5) M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5) * Total Nodes: 6 * Total Elements: 4 * Extract Elapsed Time: 0 seconds .END 或非门电路仿真波形图(直流分析): 内容(方法、步骤、要求或考核标准及所需工具、设备等) 一、 实训设备与工具 1. PVI 计算机一台; 2. Tanner Pro集成电路设计软件 二、 实训方法、步骤与要求 1. 二输入与非门电路的线路结构 2. 二输入或非门电路的线路结构 3. CMOS 倒相器电路的版图 4. 根据与非门、或非门线路结构,在一个工程中,重新新建两个新CELL ,分别对应与非门和或 非门版图,并设计与非门、或非版图结构。 1) 按照最佳噪声容限合理设计与非门、或非门单元电路中的N 管和P 管的尺寸; 2) 版图结构最简单,版图尺寸最小;(高度均为70um ) 3) 加入正确的电路端口,并在抽取的网表中存在A 、B 和F ; 4) 版图设计规则检查(DRC )无错误 5. 熟记基本、重要的版图设计规则 6. 进行CMOS 与非门、或非门版图网表抽取,加入仿真命令,进行瞬时和直流分析 General选项 Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext Spice Extract Output File: d:\design\nand2.spc Output选项 Comment: √ Write Node name ? Names √ Write Verbose Spice Statement Spice Include Statement . Include c:\tanner\models\ml2_125.md 插入相应的仿真命令,则可进行二输入与非门、或非门的瞬时或直流仿真 7.合理设计三输入与或非门、或与非门的N 管和P 管尺寸与版图结构。 8.合理设计三输入与或非门、或与非门的N 管和P 管尺寸与版图结构。 三、注意事项: 1)如果对版图设计的基本规则不熟悉,可以在L-EDIT 中,打开,列出了所有的设计规则,可学习和记忆其中的一些主要和常用的版图设计规则 2)在进行版图设计规则检查时,应选择输出检查文件一项,版图设计中出现的所有错误,都可以在该输出文件中列出,并标明出错的原因,与哪条规则相违背,可打开规则进行对照,并在版图上进 行相应的修改。 《集成电路版图设计》---项目设计 二输入与非门版图设计与验证 学号 姓名 一. 棍棒图设计 二. 项目设计完成情况 1、 电路图 2、 版图 3、 设计规则总结 (1) ndiff overlap of contact u (2) (3) contact spacing (4) contact to gate spacing (5) poly extension (6) metal overlap of contact (7) Device length 4、 D RC 、LVS 完成情况(截图并列举出现的问题和解决办法。) ● 导出的网表截图 ● ● DRC 通过截图 ● ● LVS 通过截图 ● 5、 心得体会 ------------------------------------------------------------------------------------------------ 二输入与非门、或非门版图设计 * <Poly2 Resistor> * <N Diff Resistor> * <P Diff Resistor> * <N Well Resistor> * <P Base Resistor> * WARNING: Layers with Unassigned FRINGE Capacitance. * <Pad Comment> * <Poly Resistor> * <Poly2 Resistor> * <N Diff Resistor> * <P Diff Resistor> * <N Well Resistor> * <P Base Resistor> * <Poly1-Poly2 Capacitor> * WARNING: Layers with Zero Resistance. * <Pad Comment> * <Poly1-Poly2 Capacitor> * <NMOS Capacitor> * <PMOS Capacitor> * NODE NAME ALIASES —————————————————————————————————————— ------------------------------------------------------------------------------------------------ * 1 = VDD (34,37) * 2 = A (29.5,6.5) * 3 = B (55.5,6.5) * 4 = F (42.5,6.5) * 6 = GND (25,-22) M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5) M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5) M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5) M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5) * Total Nodes: 6 * Total Elements: 4 * Extract Elapsed Time: 0 seconds .END 与非门电路仿真波形图(瞬时分析): .spc文件(直流分析): * Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\yufeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner —————————————————————————————————————— ------------------------------------------------------------------------------------------------ EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03 .include H:\ml2_125.md VPower VDD GND 5 va A GND 5 vb B GND 5 .dc va 0 5 0.02 vb 0 5 0.02 .print dc v(F) * WARNING: Layers with Unassigned AREA Capacitance. * <Poly Resistor> * <Poly2 Resistor> * <N Diff Resistor> * <P Diff Resistor> * <N Well Resistor> * <P Base Resistor> * WARNING: Layers with Unassigned FRINGE Capacitance. * <Pad Comment> * <Poly Resistor> * <Poly2 Resistor> * <N Diff Resistor> * <P Diff Resistor> * <N Well Resistor> —————————————————————————————————————— ------------------------------------------------------------------------------------------------ * <P Base Resistor> * <Poly1-Poly2 Capacitor> * WARNING: Layers with Zero Resistance. * <Pad Comment> * <Poly1-Poly2 Capacitor> * <NMOS Capacitor> * <PMOS Capacitor> * NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A (29.5,6.5) * 3 = B (55.5,6.5) * 4 = F (42.5,6.5) * 6 = GND (25,-22) M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u * M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5) M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u * M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5) M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5) M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5) * Total Nodes: 6 —————————————————————————————————————— ------------------------------------------------------------------------------------------------ * Total Elements: 4 * Extract Elapsed Time: 0 seconds .END 与非门电路仿真波形图(直流分析): 或非门电路的版图: .spc文件(瞬时分析): * Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\huofeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04 .include H:\CMOS\ml2_125.md VPower VDD GND 5 va A GND PULSE (0 5 0 5n 5n 100n 200n) vb B GND PULSE (0 5 0 5n 5n 50n 100n) .tran 1n 400n .print tran v(A) v(B) v(F) * WARNING: Layers with Unassigned AREA Capacitance. * <Poly Resistor> * <Poly2 Resistor> * <N Diff Resistor> * <P Diff Resistor> —————————————————————————————————————— ------------------------------------------------------------------------------------------------ * <N Well Resistor> * <P Base Resistor> * WARNING: Layers with Unassigned FRINGE Capacitance. * <Poly Resistor> * <Poly2 Resistor> * <N Diff Resistor> * <P Diff Resistor> * <N Well Resistor> * <Pad Comment> * <P Base Resistor> * <Poly1-Poly2 Capacitor> * WARNING: Layers with Zero Resistance. * <Pad Comment> * <Poly1-Poly2 Capacitor> * <NMOS Capacitor> * <PMOS Capacitor> * NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A (29.5,6.5) * 3 = B (55.5,6) * 4 = F (42.5,6.5) * 5 = GND (25,-22) —————————————————————————————————————— ------------------------------------------------------------------------------------------------ M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u * M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5) M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u * M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5) M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5) M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5) * Total Nodes: 6 * Total Elements: 4 * Extract Elapsed Time: 0 seconds .END 或非门电路仿真波形图(瞬时分析): .spc文件(直流分析): * Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ; * TDB File: E:\cmos\huofeimen, Cell: Cell0 * Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04 .include H:\CMOS\ml2_125.md VPower VDD GND 5 —————————————————————————————————————— ------------------------------------------------------------------------------------------------ va A GND 5 vb B GND 5 .dc va 0 5 0.02 vb 0 5 0.02 .print dc v(F) * WARNING: Layers with Unassigned AREA Capacitance. * <Poly Resistor> * <Poly2 Resistor> * <N Diff Resistor> * <P Diff Resistor> * <N Well Resistor> * <P Base Resistor> * WARNING: Layers with Unassigned FRINGE Capacitance. * <Poly Resistor> * <Poly2 Resistor> * <N Diff Resistor> * <P Diff Resistor> * <N Well Resistor> * <Pad Comment> * <P Base Resistor> * <Poly1-Poly2 Capacitor> * WARNING: Layers with Zero Resistance. * <Pad Comment> —————————————————————————————————————— ------------------------------------------------------------------------------------------------ * <Poly1-Poly2 Capacitor> * <NMOS Capacitor> * <PMOS Capacitor> * NODE NAME ALIASES * 1 = VDD (34,37) * 2 = A (29.5,6.5) * 3 = B (55.5,6) * 4 = F (42.5,6.5) * 5 = GND (25,-22) M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u * M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5) M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u * M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5) M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5) M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5) * Total Nodes: 6 * Total Elements: 4 * Extract Elapsed Time: 0 seconds .END 或非门电路仿真波形图(直流分析): —————————————————————————————————————— ------------------------------------------------------------------------------------------------ 内容(方法、步骤、要求或考核标准及所需工具、设备等) 一、 实训设备与工具 1( PVI计算机一台; 2( Tanner Pro集成电路设计软件 二、 实训方法、步骤与要求 1( 二输入与非门电路的线路结构 2( 二输入或非门电路的线路结构 3( CMOS倒相器电路的版图 4( 根据与非门、或非门线路结构,在一个工程中,重新新建两个新CELL,分别对应与非门和或 非门版图,并设计与非门、或非版图结构。 1) 按照最佳噪声容限合理设计与非门、或非门单元电路中的N管和P管的尺寸; 2) 版图结构最简单,版图尺寸最小;(高度均为70um) 3) 加入正确的电路端口,并在抽取的网表中存在A、B和F; 4) 版图设计规则检查(DRC)无错误 5( 熟记基本、重要的版图设计规则 6( 进行CMOS与非门、或非门版图网表抽取,加入仿真命令,进行瞬时和直流分析 General选项 Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext —————————————————————————————————————— ------------------------------------------------------------------------------------------------ Spice Extract Output File: d:\design\nand2.spc Output选项 Comment: ? Write Node name ? Names ? Write Verbose Spice Statement Spice Include Statement . Include c:\tanner\models\ml2_125.md 插入相应的仿真命令,则可进行二输入与非门、或非门的瞬时或直流仿真 7(合理设计三输入与或非门、或与非门的N管和P管尺寸与版图结构。 8(合理设计三输入与或非门、或与非门的N管和P管尺寸与版图结构。 三、注意事项: 1)如果对版图设计的基本规则不熟悉,可以在L-EDIT中,打开,列出了所有的设计规则,可学习和记忆其中的一些主要和常用的版图设计规则 2)在进行版图设计规则检查时,应选择输出检查文件一项,版图设计中出现的所有错误,都可以在该输出文件中列出,并标明出错的原因,与哪条规则相违背,可打开规则进行对照,并在版图上进 行—————————————————————————————————————— ------------------------------------------------------------------------------------------------ 相应的修改。 —————————————————————————————————————— 转载请注明出处范文大全网 » 实验二二输入与非门版图绘制(范文四:二输入与非门版图实验报告
范文五:二输入与非门、或非门版图设计