范文一:时钟数据恢复
时钟数据恢复 (CDR)
2009-11-01 21:40 2854人阅读 评论 (5) 收藏 举报
近年来, 芯片功能的增强和数据吞吐量要求推动了芯片产业从低速率数据并行连接转变到高速串行 连接。这个概念被称为 SERDES(Serializer-Deserializer),包括在高速差分对上串行地传送数据, 而不是用低速的并行总线。一个典型例子是用单个 PCI-Express 通道取代数据速率达 2.112Gbps 的传统 32位 66MHz PCI总线, PCI-Express 可达到 4Gbps 的数据速率, 但仅使用了工作在 2.5GHz 的 4条线。简而言之, SERDES 协议允许用较少的引脚实现较高的数据速率。
图 1给出了各种可能的 SERDES 接口。这个例子展示了一个网络处理器位于系统中心的高性能电 路板。 SERDES 应用用紫色标明,可以用 FPGA 实现的芯片用黄色标明。
图 1:典型的 SERDES 应用。
SERDES 的类型
有两种基本类型的 SERDES 接口:源同步 (SS)协议和时钟数据恢复 (CDR)协议。这两种类型的主 要差别是如何实现时钟控制。源同步接口拥有一个伴随传送数据的时钟信号; CDR 没有单独的时 钟信号,而是把时钟嵌入在数据中。即 CDR 接收器将相位锁定在数据信号本身以获取时钟。表 1概括了这两种接口的基本差别。
表 1:源同步和时钟数据恢复 SERDES 接口的比较。
通常 CDR 协议运行在较高的数据速率和较长的传送距离,因此带来很大的设计挑战。
时钟数据恢复的基础
顾名思义, CDR 接收器必须从数据中恢复嵌入的时钟。更准确地说,是从数据信号的交换中获取 时钟。
CDR 发送器首先串行发送数据,然后将数据转换成 8b/10b编码方案。编码处理获得 8位数据并将 其转换成 10位符号。 8b/10b编码方式可以在数据线上传送相等数目的 0和 1, 从而减少码间干扰, 并提供足够多的数据边沿,以便接收器在收到的数据流上锁定相位。发送器将系统时钟倍频至传送 比特率,并以该速率在 TX 差分对上发送 8b/10b数据。
CDR 接收器的任务首先是在 RX 差分位流上锁定相位,然后接收器按照恢复的时钟进行数据位对 齐,接着用接收器的参考时钟进行字对齐。最后,将数据进行 8b/10b解码,供系统使用。
在 CDR 系统中,发送和接收系统通常拥有完全独立的系统时钟。这两个时钟在一个特定的变化范 围内非常关键,这个范围大约是数百个 PPM 。
CDR 电路与抖动
CDR 接口的主要设计挑战是抖动, 即实际数据传送位置相对于所期望位置的偏移。 总抖动 (TJ)由确 定性抖动和随机抖动组成。大多数抖动是确定的,其分量包括码间干扰、串扰、占空失真和周期抖 动 (例如来自开关电源的干扰 ) 。而通常随机抖动是半导体发热问题的副产品,且很难预测。
传送参考时钟、传送 PLL 、串化器和高速输出缓冲器都对会传送抖动造成影响。对于给定的比特周 期或者数据眼, 传送抖动通常用单位间隔的百分比或 UI(单位间隔 ) 来说明。 例如, .2 UI的传送抖动 表示抖动由比特周期的 20%组成。对于传送抖动而言, UI 数值越低越好,因为它们代表较少的抖 动。
同样地, CDR 接收器将指定在给定比特率时所能容忍的最大抖动量。典型的 比特误码率 (BET)标准 是 1e-12。接收抖动仍然用 UI 来指定。较大的 UI 表明接收器可以容忍更多的抖动。典型的接收器 规格是 .8 UI,这意味着 80%的比特周期可以是噪声,此时接收器将仍然能够可靠地接收数据。
抖动通常用统计钟形分布来量化,该分布在其定点处有理想的边沿位置。
SERDES 测试与眼图
由于抖动是 SERDES 系统中的一个主要挑战,因此它也是测试和测量的关键所在。通过把高性能 的示波器连接到 SERDES 信号来测量抖动,并观察 “ 数据眼图 ”(或眼图 ) 。对于一个给定的差分对, 眼图仅仅是由多个状态转换的波形图叠加而成。采样窗应足够宽,能够包含图中的两个交叉点。最 终得到的画面就象一个眼睛,它提供了信号质量和抖动的直观形象。通常眼睛张得越开,信号就越 好。
图 2是一个在示波器上显示的典型眼图。图中,用 V 度量眼睛张开的高度,该值与 1.2V 的总电压 摆幅 (从逻辑 0到逻辑 1) 相对。有三个宽度 (或者时间 ) 度量值:UI 度量整个比特率周期, H 度量在 共模电压下的张开度, T 度量最小跳变电压和最大跳变电压下的宽度。较大的 H 、 T 和 V 值代表眼 睛较宽,这说明信号较好、抖动较小。
图 2:一个数据眼图示例。
抖动测量设置
为检测传送抖动,用误码率测试器 (BERT)产生测试图形,并送入评估板的 SERDES 接收端口。同 样地,将时钟产生器连接到评估板的 SERDES 时钟。在测试中, FPGA 被配置成内部环回这个通
道,因此接收到的测试图形通过 TX 引脚传送。将示波器连接到 TX SERDES连接器,这样就可以 对传送抖动眼图进行分析。所有的评估板 SERDES 连接都采用的是 50欧姆 SMA 连接器。整体结 构如图 3所示。
图 3:抖动测试设备的配置。
通过在 FPGA SERDES接收端口引入抖动, 并监控环回 SERDES 输出的比特误差来测量接收抖动 容限。如图 3所示,首先将抖动发生器连接到 BERT 图形产生器。然后 BERT 产生器将伪随机图 形序列 (PRBS)发送到评估板的 SERDES SMA输入。这种配置允许工程师以一种受控的方式将抖 动引入到 SERDES RX端口。 FPGA 被配置成环回, SERDES TX端口连接到 BERT 的比特误差检 测端口。然后工程师就可以引入抖动并观察由 FPGA 产生的比特误码率 (BER)。当 BER 超出规定 时, 工程师就知道已经超过抖动容限域值。 这个数值应该等于或大于针对 FPGA 所指定的接收抖动 容限。
高速背板性能测量
通过背板配置驱动 FPGA 的 TX 信号,工程师可以测量 FPGA 的背板 SERDES 链路传输特性,然 后分析背板输出的眼图。 首先使用 BERT 图形产生器把 PRBS 位流馈送入 FPGA 评估板的 SMA RX端口。通过把 FPGA 配置成环回, PRBS 将出现在评估板的 TX 端口,并将被驱动至同轴电缆,馈 入诸如 XAUI Z-Pack H**的背板。 然后背板将位流馈送入连接到示波器的另一长度的同轴电缆。 系统要求规定了测试参数,例如 PRBS 图形选择、背板和 FPGA 评估板的走线长度、同轴电缆的 长度、预加重和均衡设置、工作电压以及 VCC 。
图 4展示了采用 LatticeSC FPGA的测试设备采样到的 9个眼图。每个眼图下的数值是测量到的眼 睛高度 (图 2中的 V 度量 ) 。注意增加预加重在每个比特率上改善了眼图。预加重是 SERDES 发送
器针对电缆和背板中信号衰减的补偿。 LatticeSC 要求的眼睛高度是 85mV , 因此在 3.8Gbps 下 16%的预加重是唯一不满足要求的采样。
本文小结
值得一提的是, SERDES 接口为 FPGA 产品的选择过程增加了一个参数。当选择 FPGA 时工程师 应该考虑可能的信道数目、信道的配置灵活性、接口速度、 SERDES IP(即 PCS) 、传输规范和电气 要求。
FPGA 产品和 SERDES 接口的速度和市场规模都在增长。通过理解两者功能和挑战,设计团队可 以提升产品的可靠性和功能,并加快产品上市时间。
范文二:时钟数据恢复(CDR)
时钟数据恢复 (CDR)
2009-11-01 21:40 5887人阅读 评论 (5) 收藏 举报 测试图形 ui 产品工作任务
近年来, 芯片功能的增强和数据吞吐量要求推动了芯片产业从低速率数据并行连接转变到高 速串行连接。 这个概念被称为 SERDES(Serializer-Deserializer), 包括在高速差分对上串行 地传送数据,而不是用低速的并行总线。一个典型例子是用单个 PCI-Express 通道取代数 据速率达 2.112Gbps 的传统 32位 66MHz PCI总线, PCI-Express 可达到 4Gbps 的数据速 率,但仅使用了工作在 2.5GHz 的 4条线。简而言之, SERDES 协议允许用较少的引脚实 现较高的数据速率。
图 1给出了各种可能的 SERDES 接口。这个例子展示了一个网络处理器位于系统中心的高 性能电路板。 SERDES 应用用紫色标明,可以用 FPGA 实现的芯片用黄色标明。
图 1:典型的 SERDES 应用。
SERDES 的类型
有两种基本类型的 SERDES 接口:源同步 (SS)协议和时钟数据恢复 (CDR)协议。这两种类 型的主要差别是如何实现时钟控制。源同步接口拥有一个伴随传送数据的时钟信号; CDR 没有单独的时钟信号,而是把时钟嵌入在数据中。即 CDR 接收器将相位锁定在数据信号本 身以获取时钟。表 1概括了这两种接口的基本差别。
表 1:源同步和时钟数据恢复 SERDES 接口的比较。
通常 CDR 协议运行在较高的数据速率和较长的传送距离,因此带来很大的设计挑战。 时钟数据恢复的基础
顾名思义, CDR 接收器必须从数据中恢复嵌入的时钟。更准确地说,是从数据信号的交换 中获取时钟。
CDR 发送器首先串行发送数据, 然后将数据转换成 8b/10b编码方案。 编码处理获得 8位数 据并将其转换成 10位符号。 8b/10b编码方式可以在数据线上传送相等数目的 0和 1,从而 减少码间干扰, 并提供足够多的数据边沿, 以便接收器在收到的数据流上锁定相位。 发送器 将系统时钟倍频至传送比特率,并以该速率在 TX 差分对上发送 8b/10b数据。
CDR 接收器的任务首先是在 RX 差分位流上锁定相位,然后接收器按照恢复的时钟进行数 据位对齐,接着用接收器的参考时钟进行字对齐。最后,将数据进行 8b/10b解码,供系统 使用。
在 CDR 系统中,发送和接收系统通常拥有完全独立的系统时钟。这两个时钟在一个特定的 变化范围内非常关键,这个范围大约是数百个 PPM 。
CDR 电路与抖动
CDR 接口的主要设计挑战是抖动,即实际数据传送位置相对于所期望位置的偏移。总抖动 (TJ)由确定性抖动和随机抖动组成。大多数抖动是确定的,其分量包括码间干扰、串扰、占 空失真和周期抖动 (例如来自开关电源的干扰 ) 。 而通常随机抖动是半导体发热问题的副产品, 且很难预测。
传送参考时钟、 传送 PLL 、 串化器和高速输出缓冲器都对会传送抖动造成影响。 对于给定的 比特周期或者数据眼,传送抖动通常用单位间隔的百分比或 UI(单位间隔 ) 来说明。例如, .2 UI 的传送抖动表示抖动由比特周期的 20%组成。对于传送抖动而言, UI 数值越低越好,因 为它们代表较少的抖动。
同样地, CDR 接收器将指定在给定比特率时所能容忍的最大抖动量。典型的 比特误码率 (BET)标准是 1e-12。接收抖动仍然用 UI 来指定。较大的 UI 表明接收器可以容忍更多的抖 动。典型的接收器规格是 .8 UI,这意味着 80%的比特周期可以是噪声,此时接收器将仍然 能够可靠地接收数据。
抖动通常用统计钟形分布来量化,该分布在其定点处有理想的边沿位置。
SERDES 测试与眼图
由于抖动是 SERDES 系统中的一个主要挑战,因此它也是测试和测量的关键所在。通过把 高性能的示波器连接到 SERDES 信号来测量抖动, 并观察 “ 数据眼图 ”(或眼图 ) 。 对于一个给 定的差分对, 眼图仅仅是由多个状态转换的波形图叠加而成。 采样窗应足够宽, 能够包含图 中的两个交叉点。 最终得到的画面就象一个眼睛, 它提供了信号质量和抖动的直观形象。 通 常眼睛张得越开,信号就越好。
图 2是一个在示波器上显示的典型眼图。图中,用 V 度量眼睛张开的高度,该值与 1.2V 的 总电压摆幅 (从逻辑 0到逻辑 1) 相对。有三个宽度 (或者时间 ) 度量值:UI 度量整个比特率周 期, H 度量在共模电压下的张开度, T 度量最小跳变电压和最大跳变电压下的宽度。较大的 H 、 T 和 V 值代表眼睛较宽,这说明信号较好、抖动较小。
图 2:一个数据眼图示例。
抖动测量设置
为检测传送抖动, 用误码率测试器 (BERT)产生测试图形, 并送入评估板的 SERDES 接收端 口。同样地,将时钟产生器连接到评估板的 SERDES 时钟。在测试中, FPGA 被配置成内 部环回这个通道,因此接收到的测试图形通过 TX 引脚传送。将示波器连接到 TX SERDES连接器, 这样就可以对传送抖动眼图进行分析。 所有的评估板 SERDES 连接都采用的是 50欧姆 SMA 连接器。整体结构如图 3所示。
图 3:抖动测试设备的配置。
通过在 FPGA SERDES接收端口引入抖动,并监控环回 SERDES 输出的比特误差来测量 接收抖动容限。如图 3所示,首先将抖动发生器连接到 BERT 图形产生器。然后 BERT 产 生器将伪随机图形序列 (PRBS)发送到评估板的 SERDES SMA输入。这种配置允许工程师 以一种受控的方式将抖动引入到 SERDES RX端口。 FPGA 被配置成环回, SERDES TX端口连接到 BERT 的比特误差检测端口。然后工程师就可以引入抖动并观察由 FPGA 产生 的比特误码率 (BER)。当 BER 超出规定时,工程师就知道已经超过抖动容限域值。这个数 值应该等于或大于针对 FPGA 所指定的接收抖动容限。
高速背板性能测量
通过背板配置驱动 FPGA 的 TX 信号, 工程师可以测量 FPGA 的背板 SERDES 链路传输特 性,然后分析背板输出的眼图。首先使用 BERT 图形产生器把 PRBS 位流馈送入 FPGA 评 估板的 SMA RX端口。通过把 FPGA 配置成环回, PRBS 将出现在评估板的 TX 端口,并 将被驱动至同轴电缆,馈入诸如 XAUI Z-Pack H**的背板。然后背板将位流馈送入连接 到示波器的另一长度的同轴电缆。系统要求规定了测试参数,例如 PRBS 图形选择、背板 和 FPGA 评估板的走线长度、同轴电缆的长度、预加重和均衡设置、工作电压以及 VCC 。
图 4展示了采用 LatticeSC FPGA的测试设备采样到的 9个眼图。 每个眼图下的数值是测量 到的眼睛高度 (图 2中的 V 度量 ) 。注意增加预加重在每个比特率上改善了眼图。预加重是 SERDES 发送器针对电缆和背板中信号衰减的补偿。 LatticeSC 要求的眼睛高度是 85mV , 因此在 3.8Gbps 下 16%的预加重是唯一不满足要求的采样。
本文小结
值得一提的是, SERDES 接口为 FPGA 产品的选择过程增加了一个参数。 当选择 FPGA 时 工程师应该考虑可能的信道数目、信道的配置灵活性、接口速度、 SERDES IP(即 PCS) 、 传输规范和电气要求。
FPGA 产品和 SERDES 接口的速度和市场规模都在增长。通过理解两者功能和挑战,设计 团队可以提升产品的可靠性和功能,并加快产品上市时间。
范文三:基于加权表决的POF信号时钟数据恢复方法
2012年第 2
期
中文核心期刊
基于加权表决的 POF 信号时钟数据恢复方法
Weighted voting method of clock and
data recovery for plastic optical fiber signal
LI Jia-jie, CHEN Fei-fan
(StateKey Laboratory of Precision Measurement Technology and Instruments, Dept. of Precision Instruments and Mechanology, Tsinghua University, Beijing 100084, China)
Abstract :To meet plastic optical fiber data transmission requirements, an all-digital over-sampling CDR method base on weighted voting was presented. By using data window the 1/NUI recovery clock peak jitter, which existed in traditional digital CDR circuit, could be eliminated. Data recovery was achieved by weighted voting to enhance anti-interference capability of the circuit. The method realized 100Mb/splastic optical fiber data transmission using one single PLL in FPGA. Simulation and experiment results indicate that the method is effective to synchronize rapid phase variation, and the input jitter tolerance of the circuit is up to 0.28UI. Key words :CDR; weighted voting; oversampling; POF
李嘉洁, 陈非凡
(精密测试技术及仪器国家重点实验室 , 清华大学 精密仪器与机械学系 , 北京 100084)
摘 要 :针对 PO F 数据传输特点, 提出了一种基于加权表决的全数字时钟数据恢复 (C D R ) 方法 。 引入数据
窗口, 消除了传统数字 C D R 电路中存在的恢复时钟 1/N U I 峰峰抖动, 运用加权表决恢复数据, 增强了电
路抗干扰能力 。 该方法基于 FPG
A 通过单 PLL 实现了 100M b/s 的 PO F 数据传输 。 仿真和实验测试结果表 明, 该方法可快速同步相位变化, 电路输入抖动容限可达 0. 28U
I 。 关键词 :C D R ; 加权表决; 过采样; 塑料光纤 中图分类号 :TN929.11文献标识码 :A 文章编号 :1002-5561(2012) 02-0047-04
0引言
塑料光纤 (POF ) 具有制造简单 、 价格便宜 、 柔韧性 好和连接快捷等优点 , 其作为一种短距离通信网络的 理想传输介质 , 在未来光纤到户 、 校园网 、 汽车内部通 信网等领域正扮演着非常重要的角色 。
POF 传输系统中 , 信号接收端需要从含有噪声和
传输畸变的数据信号中恢复出有效的时钟 , 以便正确 获取数据信号 , 也即时钟数据恢复 (CDR )。 与其它类型 的 CDR 电路相比 , 数字过采样 CDR 电路具有接口灵 活 、 集成度高 、 可调节频率范围宽 、 相位捕捉速度快等 优点 [1, 2], 在中低频和高频的突发式串行传输系统中可 得到很好的应用 [3], 更适合塑料光纤传输系统 CDR 电 路的设计 。
然而 , 传统的数字时钟恢复过程中 , 由 于其固有 的相位选择机制 , 采样时钟的切换在恢复时钟中引入
1/N UI (Unit Interval , 单元间隔 ) 的峰峰抖动 [4]。 为了保 证恢复时钟的质量 , 过采样数 N 通常取 6~8, 而 FPGA
时钟速率和 PLL 资源又制约了 N 选择 , 使得 CDR 性 能大打折扣 。
为了克服以上矛盾 , 针对 POF 数据传输特点 , 本 文提出了一种利用现场可编程门阵列 (FPGA ) 实现的 基于加权表决算法的全数字过采样 CDR 电路设计方 法 。 该方法的主要特点是资源消耗少 , 抗干扰能力强 , 而且可以避免采样时钟切换带来的恢复时钟峰峰抖 动 , 快速实现时钟和数据恢复 。
1工作原理
1.1电路结构
设计的过采样 CDR 电路由时钟管理模块 、 过采样 模块 、 数据窗口锁存模块 、 数据表决模块等组成 , 其结 构框图如图 1所示 。
本 地 时 钟 经 过 时 钟 管 理 模 块 , 利 用 PLL (Phase
Locked Loop ) 产生频率为 N ×f 的过采样时钟和频率为
收稿日期 :2011-09-01。
作者简介 :李嘉洁 (1986-), 男 , 硕士研究生 , 主要研究方向为分布式系 统光总线技术 。
电子邮箱 :jj-li09@mails.tsinghua.edu.cn
其 它
輨
輵 訛 DOI:10.13921/j.cnki.issn1002-5561.2012.02.014
2012年第 2
期
f 的数据恢复时钟 ; 过采样模块利用过采样时钟对接 收信号进行 N 倍过采样 , 并将过采样数据缓存于过采
样数据链 ; 数据窗口锁存模块 , 对过采样数据进行边 沿检测 , 并从过采样数据链中锁存数据窗口 ; 数据表 决模块 , 利用加权表决算法从数据窗口中恢复出正确 的信号数据 。
由结构框图可以看到 , 数据时钟由时钟管理模块 产生 , 因而可以避免传统的中间采样法在采样时钟切 换时带来的 1/N UI 恢复时钟峰峰抖动 。
1.2数据窗口锁存
数据窗口锁存模块从过 采样数据链 中锁存数据 窗口 , 数据窗口的长度为 N , 存储一个完整 UI 的过采 样数据 。 为确保数据窗口可历遍每个相位 , 过采样数 据链长 L 至少为 2N -1。 数据窗口锁存原理示意图如 图 2所示 。
数据边沿由异或门电路检测 , 对相邻的过采样数 据进行异或操作 , 将结果缓存于长度为 N 的边沿标志 移位寄存器 。 每个数据周期 N 路累加器对边沿标志移 位寄存器进行计数 , 首先达到设定比较阈值 M 者为数 据边沿 , 并对 N 路累加器清零 。 由于引入数据窗口 , 捕 捉到的数据边沿相位变化只会引起数据窗口位置滑 移 , 而不会导致采样时钟的切换 , 因而从原理上避免 了恢复时钟 1/N UI 峰峰抖动 。
电路中 N 路累加器起到低通滤波器的作用 , 抑制 了由随机噪声引起的数据边沿抖动 。 统计阈值 M 越大
则系统的抖动抑制性能越好 , 捕捉性能就越差 , 反之 亦然 [5]。 数据边沿捕捉速率与数据边沿数量相关 , 数据 跳变越频繁则捕捉速度越快 , 最短捕捉时间 t min =M /f , 当传输速率为 100MHz , 统计阈值 M 为 10时 , 数据窗 口的最短捕捉时间为 100ns 。
由于对数据窗口捕捉速率的要求 , 统计阈值 M 存 在理论上限 。 令输入信号的频率为 f d (周期 T d =1/f d ), 参 考时钟的频率为 f c (周期 T c =1/f c ), 则每 bit 输入信号与 参考时钟之间相位差为 :
Δφ=2π
T d -T c c =2πf d -f
c
d
(1)
过采样数据的相位间隔为 φs =2π/N , 因此 , 频差引 起的拍周期内单个过采样间隔中可以获得的最大边 沿数为 :
M max =φs =
f d
N d c
(2)
在实际数据传输过程中 , 数据边沿数与传输数据 以及线路码型有关 , 统计概率上相邻数据间跳变概率 为 1/2, 因此设计时应满足式 (3):
M ≤ 1M max =
f d
2N d c
(3)
式 (3) 指出 , 统计阈值 M 的上限由输入信号的标称频 率 、 输入信号和参考时钟的最大频差以及过采样数 N 决定 。 当统计阈值大于该上限时 , 数据窗口无法正确 跟踪数据边沿的相位移动 , 从而导致 CDR 电路的误码 性能劣化 。
1.3数据加权表决
过采样 CDR 有两种基本数据恢复方式 , 即中间采 样和多数表决 。 中间采样法以中间相位采样值为数据 值 , 而多数表决法以多数采样值为数据值 。 多数表决 算法可以将每比特数据中高于采样频率的噪声通过 平均滤波过滤掉 , 因此 , 在无带宽限制的电路中有很
好的性能 ; 然而对于采用 RC 滤波的电路 , 多数表决算 法的性能往往不如中间采样法 [6]。
本设计采用加权表决算法实现数据恢复 , 通过引 入合理的权函数 , 旨在保留多数表决法对高频噪声的 抑制 , 同时保证中间采样相位对恢复数据的有效权 重 。 加权表决算法的核心是权函数设计以及判决阈值 的选择 , 其基本原理为 :
d sum =N
i =1
Σp (i ) d (i )
(4) D rec =
1,
d sum
≥ d
thr
0, d
sum
≥ (5)
图 1过采样 CDR 结构框图
图 2数据窗口锁存原理示意图
李嘉洁 , 陈非凡 :基于加权表决的 POF 信号时钟数据恢复方法
輨 輶 訛
2012年第 2
期
式 (4)、 式 (5) 中 , d (i ) 为第 i 个过采样数的采样值 (0或 1), p (i ) 是其相应的权数 。 通过比较加权和值 d sum 和判 别阈值 d thr 的大小 , 从而确定恢复数据 D rec 的值 。
图 3是过采样数 N =8时的加权表决数据恢复样 例 , 并与中间采样 、 多数表决进行比较 。 图中的输入信 号是存在抖动和畸变的 “ 101” 数据传输信号 。 由于 N =
8, 故中间采样法采样相位可确定为第 4或第 5相位 ,
不失一般性 , 本样例中选择采样相位为第 5相位 , 恢复 数据为 “ 100”; 多数表决法的数据恢复值采用多数采样 值 , 恢复数据为 “ 100”。 对于加权表决算法 , 判决阈值选 为 16, 权重分布如图 3所示 , 通过计算每个 UI 的数据 加权和并与判别阈值比较 , 得到恢复数据为 “ 101”。
可以看到 , 当数据信号抖动和畸变较小时 (第一和 第二 UI ), 三种方法都能正确地恢复数据 ; 然而当高频 抖动和信号畸变较大时 (第三个 UI ), 中间采样由于高 频抖动而无法采样到正确数据相位 , 多数表决由于信 号波形畸变而产生误码 , 而经过优化设计的加权表决 算法则能正确地恢复数据 。
本文中加权表决权重分配由采样相位误码率分布 决定 , 误码率越高则权重就越低 , 反之误码率越低则权 重越高 。 考虑到数据边沿的高频抖动导致靠近边沿的 采样相位比中间采样相位更容易产生误码 , 因此权重 分配遵循中间相位对称原则 , 且中间相位具有最高权 重 , 越靠近数据边沿权重就越低 。
由于采样相位误码率分布无法事前得到 , 因此权 重分配在遵循以上原则的前提下根据实际传输信号特 性进行优化测试得到 , 并设置合适的判决阈值 。 特别 地 , 当采样相位误码率为 0时 , 其相位归一化权重取为
1, 此时加权表决法简化为中间采样 。
综上所述 , 加权表决算法能够充分利用过采样数 据 , 优化 CDR 电路的误码性能 , 降低电路对过采样数
N 的要求 。 鉴于 FPGA 不便于乘法运算 , 设计中采用多
路选择器 (MUX ) 实现加权表决 。 根据加权表决得到数 据窗口所有情况下的数据恢复值 , 并形成逻辑映射表 , 再利用逻辑映射表构造 MUX 。 对于 N =4的过采样电
路 , 只需建立 2N =24=16路 的选择器 , 即可实现所有情 况的数据恢复 , 既简化算法 逻辑 , 也缩短算法延时 。
1.4参数设计
综合考虑系统性能 , 为 满 足 塑 料 光 纤 100Mb/s的 数 据 传 输 速 率 要 求 , 选 用
Altera 公 司 cyclone II 系 列 的 EP2C5FPGA , 通 过 单 PLL 产 生 400MHz 的 过 采
样时钟和 100MHz 的本地数据恢复参考时钟 , 即过采 样数 N 取 4。 过采样数据链长 L 取 7, 保证了足够的数 据窗口捕捉相位 ; 统计阈值 M 取 10, 数据窗口最短捕 捉时间为 t min =M /f =100ns; 由式 (3) 得到输入信号与参 考时钟的频差容限为 :
f d -f c
max
=
f d
=1.25MHz(6)
2系统仿真和实验结果
本设计在 Mentor 公司的 Modelsim 和 Altera 公司 的 Quartus II 开发平台中 , 完成 CDR 电路设计仿真 。 在 Modelsim 中设计测试平台 (testbench ), 采用长度为
215-1的伪随机序列 (PRBS ) 作为数据源 , 传输速率为 100Mb/s, 得到 CDR 电路后仿真结果如图 4所示 。
在图
图 3
数据恢复样例
(a ) 恢复时钟频率为 100MHz
(b ) 时钟周期小于 9912ps 或大于 10088ps
图 4CDR 电路仿真波形
李嘉洁 , 陈非凡 :基于加权表决的 POF 信号时钟数据恢复方法
輨
輷 訛
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期
4(a ) 中 , 当恢复时 钟频率为 100MHz 时 , CDR 电 路 可 以快速锁定数据窗口 (锁存为 “ 0000” 或 “ 1111”), 恢复
数据与输入数据波形完全一致 。
利用 testbench 调节本地参考时钟的周期 , 当时钟 周期小于 9912ps 或大于 10088ps 时 , CDR 无法及时捕 捉到数据窗口 (锁存为 “ 1100” 或 “ 0011”), 如图 4(b ) 所 示 。 由此得到电路可以忍受参考时钟的频率范围为
99.13MHz 至 100.89MHz , 输入信号与参考时钟的频差 容 限 约 为 0.9MHz , 与 式 (6) 给 出 的 理 论 计 算 值 1.25MHz 基本吻合 。
搭 建 功 能 框 图 如 图 5所 示 的 实 验 测 试 平 台 , 以
Altera 公 司 的 Cyclone II 系 列 FPGA 为 核 心 , 实 现 CDR 、 PRBS 发生器 、 CMI 编解码器以及误码仪 (BERT )
等功能模块 。 光衰减器作为抖动源 , 通过调节光衰减 器可以在 CDR 的输入端引入高频抖动 , 当抖动超过某 个程度后 CDR 无法正确恢复数据 , 误码仪中将会检测 到误码 。
通过 100Mb/s数据传输及恢复测试 , 得到 CDR 输 入信号以及恢复数据信号的波形图如图 6所示 , 除存 在 26ns 的逻辑延时以外 , 恢复数据信号与输入数据信 号波形完全一致 。 通过 100Mb/s数据传输误码测试 , 调 节光衰减器使得误码仪输出正好无误码 , 得到输入信 号最大允许抖动为 2.8ns , 如图 7所示 。 故 CDR 电路输 入抖动容限为 0.28UI , 优于 SDH 系统网络性能技术要 求 (0.15UI )。
3结束语
本文介绍了一种基于加 权表决算法 的全数字过 采样 CDR 电路设计方法 , 其具有资源消耗少 、 电路抗
干扰能力强 、 可避免恢复时钟 1/N UI 峰峰抖动等优 点 , 且易于在低成本的 FPGA 等数字逻辑器件中实现 。 仿真和实验测试结果表明 , 该方法基于 FPGA 通过单 个 PLL 实现了 100Mb/s速率的数据传输 , 而且可以快 速同步相位变化 , 电路输 入抖动容限 达 0.28UI , 可应 用于塑料光纤数据传输 。
参考文献 :
[1]KILADA E, DESSOUKY M, ELHENNAWY A. FPGA implementation of a fully digital CDR for plesiochronous clocking systems [C].2007Inter-national Conference on Microelectronics, Cairo, Egypt, 2008,:297-300. [2]MICHAL K, ZDENEK K. Blind Oversampling Data Recovery with Low Hardware Complexity[J].Radio engineering, 2010, 19(1):74-78.
[3]KOLKA Z, KUBICEK M, BIOLEK D,et al. Optimization of Oversam-pling Data Recovery [C].Midwest Symposium on Circuits and Systems Conference Proceedings, Cancun, Mexico, 2009, (1&2):467-470.
[4]尹晶 , 曾烈光 . 一种快速同步的时钟数据恢复电路的设计实现 [J].光 通信技术 , 2007, 31(1):52-54.
[5]YIN J, ZENG L G. A Statistical Jitter Tolerance Estimation Applied for
Clock and Data Recovery Using Over-sampling[C].IEEE TENCON, Hong Kong China ,2006:1933-1936.
[6]YANG C K K. Design of High-Speed Serial Links in CMOS [D].Stan-ford Univ.,
1998.
图 5实验测试平台功能框图
图 6CDR 电路恢复波形图
图 7输入信号抖动波形图
李嘉洁 , 陈非凡 :基于加权表决的 POF 信号时钟数据恢复方法
輩 輮 訛
范文四:时钟与数据恢复(CDR)技术在高速串行通信链路中的应用
时钟数据恢复 (CDR)电路广泛应用于电信、光收发器、数据存储局域网以及无线产品中, 随着对于带宽的要求越来越高,以及分配和占用频谱的增加,因而在设计中, CDR 技术的优 势将日益突出。与此同时,供应商的产品都将系统或板级接口从并行方式转换成串行方式。 时钟数据恢复 (CDR)技术的产生
近几年, CDR 技术的应用大为增长,已超出了在处理较宽并行数据总线跨背板连接 时对接收端时钟管理和数据偏斜的需求。 由于这些并行数据总线信号占用较大的板尺寸并消 耗较大的功率, 因而它们之间的路由非常困难, 故需要采用多层路由结构来处理信号和总线 端接问题。除此之外,还必需解决高位宽数据总线所产生的 EMI(电磁干扰 ) 问题。
随着通信新技术的出现和电信号处理技术的改进以及要求通过 FR(帧中继 )-4背 板、 光纤和无线媒介发送电信号技术问题的问世, 从而使 CDR 技术尤为显得重要。 为确保证 时钟和数据相组合的信号能同时到达, 在发送端首先将时钟和数据复合的通信技术已广泛被 采用并不稀罕,而关键在于如何在接收端将时钟和数据能分离开来,而这项工作须由 CDR 电路完成。此时,将数据从并行格式转换到串行格式或实现相反转换的产品又称为串行器 /解串器。这些串行器 /解串器的产品通常包含有 CDR 电
路,用于对串行数据流的解串。
本文论述的是:在高速串行通信应用中成功实现 CDR 技术、 功能的电路结构; 而在 典型高速串行通信链路的概述中,又对数据是如何传输及如何从链路中重新捕获数据作分 析; 而在通用 CDR 拓扑中将讨论 CDR 的不同结构并分折数据链路发送端和接收端时钟基准振 荡器的设计要领。
高速串行通信中的时钟与数据恢复电路
基本架构
图 1提供了高速串行通信链路的基木架构。
architecturr IBM糸统网络结构 ) 网络中,基本上有两个部分:数据链路和节点。 而数据链路有许多种, 有一些只是简单的通过双绞线的局部网连接, 还有一些包含了附加的 硬件。 后一种通过公共电话网络,利用 ISDN 、 帧中、 X25以及其它低层链路执协议连接到远 端。。
图 1所示为时钟与数据恢复电路是高速串行通信链路的基木架构。 图中宽带并行数 据 (位 bl 、 b2、b3…bn)以频率 ft 到达发送串行器,数据在串行器内由并行格式转换成串行 格式。 串行位流至少具有 n× ft的位速率, 其中 n 为并行数据的位数。 而最终频率 (位速率 ) 可能会高于 ft ,这取决于二个原因:其一、是否具有所规定的误码率 (BER)指标,即需要按 照信道的要求来编码数据从而达到所规定的误码率 (BER);其二、是否需要向 CDR 接收端发 送额外数据。 而 Reed-Solomon code(里德 -索罗门码 ) 前向纠错 (FEC)法和 8B10B 编码分别是 信道编码或在 CDR 接收端产生额外传输数据的实例。 该串行数据就绪后通过信道发送至接收
器, 最终到达解串器。 这种基本的通信结构适用于通过光纤、 空间或背板传输数据任何方式。 值此,要说明的是所谓前向纠错 (FEC)法就是找回传输丢失数据的方法,在损坏数据的接收 端使用一
个代码试图修复或校正损坏部分。这种方法避免了重新传输,节省了带宽。
CDR 技术应用中的定时 (时钟基准振荡器 VREF) 非常关键, 因为这关系到在系统设计 中, 如何驱动数据从并行格式转换成串行格式, 并通过具有不确定失真的信道来传送和接收 数据又保护信噪比和保持误码率 (BER)指标,从而达刭尽可能减小因信号衰减对数据信号造 成影响的问题。 例如, 在跨背板数字传输结构中系统的抖动性能是非常重要的, 高速电信号 穿过的距离不同 (FR-4或背板 ) ,就会导致信号电平和时间变量畸变所造成的信号衰减。其 中 VREF 稳定性和精确度很是关键。
锁相环 (PLL)电路
时钟 -数据恢复电路的核心部分是一个锁相环 (PLL)电路, 图 2是 PLL 电路的原理框 图,很多情况下它是一个数字电路。
图 2是适用于图 1所示通信链路的串行器或发送器。 PLL 电路包括相位检测器 (PD)、 滤波器 (LPP)、压控振荡器 (VCO)和分频器 (1/n) 。分频器用于向 PD 提供可用于比较的输入 频率。按照图 2这种方式,其 VCO 的输出与非常稳定的基准输入 VREF 的相位应保持—致, 那末这个 PLL 电路的功能就是将基准频率 fref 乘以
一个固定的系数 (n), 即是一个时钟基准振荡器 (为图 2虚线框图 ) , 其该基准频率 fref 是 VCO 的固有频率。 大多数情况下 VREF 采用基于晶体的结构,可提供较高的稳定性和精确度,并存在很高的相位噪声。此外, 基准源 VREF 可能带有温度补偿或电压补偿,由具体的应用或系统需求决定。在基于同步光纤网络 (SONET)的应用中,该基准源需要达到一定等级 (例如等级 3、 3E 或 4) 。因此它也可称为精密参考时钟。以上是图 2适用于图 1所示通信链路的串行器或发送器的分析。
而在高速串行通信链路接收端, CDR PLL电路为了恢复出时钟与数据信号则略有不 同。 见图 3所示, 时钟/数据复合信号经过缓冲器送入 PLL 电路, 从 PLL 电路输出的信号被 分别馈送到两个不同的通路。一路送入数据判别 (DEC)电路,另一路则送入时钟恢复单元。 时钟恢复单元看起来与图 2中去掉 1/n 分频器后所示的 PLL 电路非常相似。从 VCO 输出的 时钟恢复信号作用有三:被用于 DEC 的采样输入; 作为相位频率检测器 (PD)的反馈; 以及后 续电路 CLKrec 的系统定时。而在图 1所示高速串行通信链路的基木架构电路中,恢复出的 时钟又被分频至并行时钟频率,用于驱动解串器。
时钟基准振荡器 (精密参考时钟 ) 的设计
&nbs
p; 设计思想
从图 2可以看出, VCO 的控制电压由 LPF 级建立,其 VCO 有一个输出反馈作用并与 VREF 振荡器输共同作用在 PD 上。通常 VCO 或压控晶体振荡器 (VCXO)可作为环路振荡器 (将 图 2虚线框图拓宽变成图 3所示 ) 。其主要用途是,环路振荡器跟踪输入时钟/数据 (CLK/D ATAin) 的频率偏移。另外,它还将这个时钟提供给 CDR 的后续部件 (解串器 ) 。这项任务由 L PF 的输出完成,它既是 VCO 或 VCXO 驱动电压又是 VCO 或 VCXO 的电压控制输入。
在电信、 无线或数据通信的 CDR 应用中, 收到的数据加时钟信号应该具有相对稳定 的频率特性, 前提是发送时钟应符合一定的精度和稳定性规范。 而在接收端, 设计中排除了 最小和最大精度/稳定性。如果发送时钟频率预期在规定频率的±50ppm以内,接收时钟频 率将至少要具有±50ppm的频率调节能力。从设计角度考虑,频率可调节范围要大于±50pp m 。扩展后的频率调节范围可补偿任何由信道或通信干扰所产生的额外信号 -频率失真。 尽管锁相环 (PLL)电路 -基准振荡器试图达到一种稳定状态 -这意味着已经建立了频 率锁定 -这或许是电压控制输入的变化速率超出预期值时的条件。 LPF 带宽制约着 PLL 能够 保持锁相的最大速率。 VCO(或 VCXO) 的最终任务是跟踪和再生恢复时钟。当没有数据/时钟 馈入 CDR 时,需要 CDR 在规定时间内提供一个基准信号给后续通信电路 (如解串器 ) 。
新型或改进的基准振荡器 (精密举参考时钟 ) 电路结构
在一些应用中,采用 VCO /VCXO 相结合的结构,如图 4所示, VCXO 为虚线框所示。
图 4所示中, VCO/VCXO至少比普通 CDR 配置具备两个优势。首先,如果选择 VCXO 频率匹配在所
期望的频率范围内, 则附加的 VCXO 能够快速调节 VCO 频率使其匹配于所期望的时钟/数据信号。 例如,一 个宽带的 VCO 为了锁住输入的数据流可能需要几千次采样,利用附加的 VCXO 和锁定检测 电路 可以确保 VC O 维持在一定的工作频率,在启动过程中能够给出一个可预知的锁定时间。其次,附加的 VCXO 在时钟/数 据信号可能会丢失很长时间的应用中非常有用。 没有时钟/数据信号时, 系统可以在从信号损耗 (LOS)中恢 复出时钟/数据之前,依靠非常稳定的晶体振荡器 (VREF)维持。维持性能是衡量基准时钟在一定的时间周 期内维持一定精度 (例如:24小时内±4。 6ppm) 的能力的指标。 而图 4中采用了 MUX-moltiplexer (复用器 ) , 该电子设备作用就是把 3个 (2个 PD 输出信号与锁定检测信号 ) 数字信号编码在一个数字信号内,并在一个 媒介 (一对电线或光纤 ) 中进行传输。
结论
在通信系统中存在多种时钟/数据恢复和再定时、 串行器和解串器、 时钟发生器以 及 TCXO(温度控制晶体振荡器 ) 的解决方案。这些电路、器件或方案为设计人员开发 10MHz 至 10GHz 频率范围的产品提供了方便, 可支持从 GSM 到 OC(光载波 ) — 192甚至更高端的应用。 随着设计对宽带需求的日益增长, CDR 技术已成为电信。光收发器,数据存储局域网以及无 线应用的理想选择。
范文五:时钟与数据恢复(CDR)技术在高速串行通信链路中的应用
时钟数据恢复(CDR)电路广泛应用于电信、光收发器、数据存储局域网以及无线产品中,随着对于带宽的要求越来越高,以及分配和占用频谱的增加,因而在设计中,CDR技术的优势将日益突出。与此同时,供应商的产品都将系统或板级接口从并行方式转换成串行方式。
时钟数据恢复(CDR)技术的产生
近几年,CDR技术的应用大为增长,已超出了在处理较宽并行数据总线跨背板连接时对接收端时钟管理和数据偏斜的需求。由于这些并行数据总线信号占用较大的板尺寸并消耗较大的功率,因而它们之间的路由非常困难,故需要采用多层路由结构来处理信号和总线端接问题。除此之外,还必需解决高位宽数据总线所产生的EMI(电磁干扰)问题。
随着通信新技术的出现和电信号处理技术的改进以及要求通过FR(帧中继)-4背板、光纤和无线媒介发送电信号技术问题的问世,从而使CDR技术尤为显得重要。为确保证时钟和数据相组合的信号能同时到达,在发送端首先将时钟和数据复合的通信技术已广泛被采用并不稀罕,而关键在于如何在接收端将时钟和数据能分离开来,而这项工作须由CDR电路完成。此时,将数据从并行格式转换到串行格式或实现相反转换的产品又称为串行器/解串器。这些串行器/解串器的产品通常包含有CDR电
路,用于对串行数据流的解串。
本文论述的是:在高速串行通信应用中成功实现CDR技术、功能的电路结构;而在典型高速串行通信链路的概述中,又对数据是如何传输及如何从链路中重新捕获数据作分析;而在通用CDR拓扑中将讨论CDR的不同结构并分折数据链路发送端和接收端时钟基准振荡器的设计要领。
高速串行通信中的时钟与数据恢复电路
基本架构
图1提供了高速串行通信链路的基木架构。
architecturr IBM糸统网络结构)网络中,基本上有两个部分:数据链路和节点。而数据链路有许多种,有一些只是简单的通过双绞线的局部网连接,还有一些包含了附加的硬件。后一种通过公共电话网络,利用ISDN、帧中、X25以及其它低层链路执协议连接到远端。。
图1所示为时钟与数据恢复电路是高速串行通信链路的基木架构。图中宽带并行数据(位bl、b2、b3…bn)以频率ft到达发送串行器,数据在串行器内由并行格式转换成串行格式。串行位流至少具有n× ft的位速率,其中n为并行数据的位数。而最终频率(位速率)可能会高于ft,这取决于二个原因:其一、是否具有所规定的误码率(BER)指标,即需要按照信道的要求来编码数据从而达到所规定的误码率(BER);其二、是否需要向CDR接收端发送额外数据。而Reed-Solomon code(里德-索罗门码)前向纠错(FEC)法和8B10B编码分别是信道编码或在CDR接收端产生额外传输数据的实例。该串行数据就绪后通过信道发送至接收器,最终到达解串器。这种基本的通信结构适用于通过光纤、空间或背板传输数据任何方式。
值此,要说明的是所谓前向纠错(FEC)法就是找回传输丢失数据的方法,在损坏数据的接收端使用一
个代码试图修复或校正损坏部分。这种方法避免了重新传输,节省了带宽。
CDR技术应用中的定时(时钟基准振荡器VREF)非常关键,因为这关系到在系统设计中,如何驱动数据从并行格式转换成串行格式,并通过具有不确定失真的信道来传送和接收数据又保护信噪比和保持误码率(BER)指标,从而达刭尽可能减小因信号衰减对数据信号造成影响的问题。例如,在跨背板数字传输结构中系统的抖动性能是非常重要的,高速电信号穿过的距离不同(FR-4或背板),就会导致信号电平和时间变量畸变所造成的信号衰减。其中VREF稳定性和精确度很是关键。
锁相环(PLL)电路
时钟-数据恢复电路的核心部分是一个锁相环(PLL)电路,图2是PLL电路的原理框图,很多情况下它是一个数字电路。
图2是适用于图1所示通信链路的串行器或发送器。PLL电路包括相位检测器(PD)、滤波器(LPP)、压控振荡器(VCO)和分频器(1,n)。分频器用于向PD提供可用于比较的输入频率。按照图2这种方式,其VCO的输出与非常稳定的基准输入VREF的相位应保持—致,那末这个PLL电路的功能就是将基准频率fref乘以
一个固定的系数(n),即是一个时钟基准振荡器(为图2虚线框图),其该基准频率fref是VCO的固有频率。大多数情况下VREF采用基于晶体的结构,可提供较高的稳定性和精确度,并存在很高的相位噪声。此外,基准源VREF可能带有温度补偿或电压补偿,由具体的应用或系统需求决定。在基于同步光纤网络(SONET)的应用中,该基准源需要达到一定等级(例如等级3、3E或4)。因此它也可称为精密参考时钟。以上是图2适用于图1所示通信链路的串行器或发送器的分析。
而在高速串行通信链路接收端,CDR PLL电路为了恢复出时钟与数据信号则略有不同。见图3所示,时钟,数据复合信号经过缓冲器送入PLL电路,从PLL电路输出的信号被分别馈送到两个不同的通路。一路送入数据判别(DEC)电路,另一路则送入时钟恢复单元。时钟恢复单元看起来与图2中去掉1,n分频器后所示的PLL电路非常相似。从VCO输出的时钟恢复信号作用有三:被用于DEC的采样输入;作为相位频率检测器(PD)的反馈;以及后续电路CLKrec的系统定时。而在图1所示高速串行通信链路的基木架构电路中,恢复出的时钟又被分频至并行时钟频率,用于驱动解串器。
时钟基准振荡器(精密参考时钟)的设计
&nbs
p; 设计思想
从图2可以看出,VCO的控制电压由LPF级建立,其VCO有一个输出反馈作用并与VREF振荡器输共同作用在PD上。通常VCO或压控晶体振荡器(VCXO)可作为环路振荡器(将图2虚线框图拓宽变成图3所示)。其主要用途是,环路振荡器跟踪输入时钟,数据(CLK/DATAin)的频率偏移。另外,它还将这个时钟提供给CDR的后续部件(解串器)。这项任务由LPF的输出完成,它既是VCO或VCXO驱动电压又是VCO或VCXO的电压控制输入。
在电信、无线或数据通信的CDR应用中,收到的数据加时钟信号应该具有相对稳定的频率特性,前提是发送时钟应符合一定的精度和稳定性规范。而在接收端,设计中排除了最小和最大精度,稳定性。如果发送时钟频率预期在规定频率的?50ppm以内,接收时钟频率将至少要具有?50ppm的频率调节能力。从设计角度考虑,频率可调节范围要大于?50ppm。扩展后的频率调节范围可补偿任何由信道或通信干扰所产生的额外信号-频率失真。
尽管锁相环(PLL)电路-基准振荡器试图达到一种稳定状态-这意味着已经建立了频率锁定-这或许是电压控制输入的变化速率超出预期值时的条件。LPF带宽制约着PLL能够保持锁相的最大速率。VCO(或VCXO)的最终任务是跟踪和再生恢复时钟。当没有数据,时钟馈入CDR时,需要CDR在规定时间内提供一个基准信号给后续通信电路(如解串器)。
新型或改进的基准振荡器(精密举参考时钟)电路结构
在一些应用中,采用VCO,VCXO相结合的结构,如图4所示,VCXO为虚线框所示。
图4所示中,VCO/VCXO至少比普通CDR配置具备两个优势。首先,如果选择VCXO频率匹配在所
期望的频率范围内,则附加的VCXO能够快速调节VCO频率使其匹配于所期望的时钟,数据信号。例如,一个宽带的VCO为了锁住输入的数据流可能需要几千次采样,利用附加的VCXO和锁定检测电路可以确保VC
O维持在一定的工作频率,在启动过程中能够给出一个可预知的锁定时间。其次,附加的VCXO在时钟,数据信号可能会丢失很长时间的应用中非常有用。没有时钟,数据信号时,系统可以在从信号损耗(LOS)中恢复出时钟,数据之前,依靠非常稳定的晶体振荡器(VREF)维持。维持性能是衡量基准时钟在一定的时间周期内维持一定精度(例如:24小时内?4。6ppm)的能力的指标。而图4中采用了MUX-moltiplexer (复用器),该电子设备作用就是把3个(2个PD输出信号与锁定检测信号)数字信号编码在一个数字信号内,并在一个媒介(一对电线或光纤)中进行传输。
结论
在通信系统中存在多种时钟,数据恢复和再定时、串行器和解串器、时钟发生器以及TCXO(温度控制晶体振荡器)的解决方案。这些电路、器件或方案为设计人员开发10MHz至10GHz频率范围的产品提供了方便,可支持从GSM到OC(光载波)—192甚至更高端的应用。随着设计对宽带需求的日益增长,CDR技术已成为电信。光收发器,数据存储局域网以及无线应用的理想选择。