范文一:EDA74160计数器设计
沈 阳 工 程 学 院 EDA 技术
——课程设计
专业班级:电子专 112
学生姓名:杨 媛
指导教师:包 妍
沈阳工程学院
课程设计任务书
课程设计题目:74160计数器设计
系 别 自控系 班级 电子 101 学生姓名 杨媛 学号 2011337206 指导教师 包妍 职称 讲师
课程设计进行地点:实训 F213 任 务 下 达 时 间: 2013年 12 月 20 日
起止日期: 2013年 12 月 30 日起——至 2014年 1 月 10 日止 系 主 任 田 景 贺 2013年 12 月 10日批准
以下内容根据各专业特点自行确定 (如条件、 资料、 内容、 任务、 进度安排及要求等) :
1.设计题目:设计模拟 74LS160计数器
1.1设计目的:(1)掌握模拟 74LS160计数器的构成、原理与设计方法; (2)熟悉 MAXPLUSII 软件的使用方法。
1.2基本要求:(1)能用 VHDL 语言设计模拟 74LS160计数器电路;
(2)能进行计数器硬件下载;
(3)应用层次化的设计方法。
1.3发挥部分:(1)设计输入信号波形,并进行设计仿真;
(2)编程并进行硬件仿真 ;
2. 对设计说明书、论文撰写内容、格式、字数的要求
1)课程设计说明书(论文)是体现和总结课程设计成果的载体,一般不应少 于 3000字。
2)学生应撰写的内容为:中文摘要和关键词、目录、正文、参考文献等。课 程设计说明书 (论文) 的结构及各部分内容要求可参照 《沈阳工程学院毕业设计 (论文)撰写规范》执行。应做到文理通顺,内容正确完整,书写工整,装订整 齐。
3)说明书(论文)手写或打印均可。手写要用学校统一的课程设计用纸,用 黑或蓝黑墨水工整书写;打印时按《沈阳工程学院毕业设计(论文)撰写规范》 的要求进行打印。
4)课程设计说明书(论文)装订顺序为:封面、任务书、成绩评审意见表、 中文摘要和关键词、目录、正文、参考文献。
3. 时间进度安排:
沈 阳 工 程 学 院
EDA 课程设计成绩评定表 系(部):自动化学院 班级:电子专 112 学生姓名:杨媛
摘要
74LS160计数器具有异步清零、 同步置位的功能。 运用译码程序在 FPGA/CPLD中实现十进制显示,通过 EDA 原理图设计方法利用 prim 库中 MAX-7000s 系列芯 片进行记数显示。运用 MAX-PLUS Ⅱ 软件进行程序的编译,并用 MAX-PLUS Ⅱ 软 件对电路进行仿真, 最后将该电路下载到实验箱验证 74LS160计数器功能的正确 性。
关键字:计数器, MAX-PULS Ⅱ软件, EDA 技术
I
目 录
摘要 ................................................................................................................................ I
1 引言 ........................................................................................................................... 1
2 MAX-PLUS II软件介绍 ............................................................................................ 2 2.1MAX-PLUS Ⅱ的输入方式 .................................................................................... 2 2.2MAX-PLUS Ⅱ的功能、特点 ................................................................................ 2
2.3MAX-PLUS Ⅱ的操作环境 .................................................................................... 2
3 74LS160计数器 ........................................................................................................ 4 3.174160的功能 ..................................................................................................... 4 3.2VHDL 语言程序设计 ........................................................................................... 4 3.3程序输入与波形仿真 ........................................................................................ 5 3.3.1 程序输入 ..................................................................................................... 5 3.3.2 波形仿真 ..................................................................................................... 6 总 结 ........................................................................................................................... 7 致 谢 ........................................................................................................................... 8 参考文献 ....................................................................................................................... 9 附 录 ......................................................................................................................... 10 附录 A174160引脚图 ............................................................................................ 10 附录 A274160功能表 ............................................................................................ 10 附录 A374160计数器程序 .................................................................................... 10
74160计数器设计
1 引言
EDA 即电子设计自动化技术 , 是指以计算机为基本工作平台 , 把应用电子技 术、计算机技术、智能化技术融合在一个电子 CAD 通用软件包中 , 辅助进行三方 面的电子设计工作 , 即集成电路设计、 电子电路设计以及 PCB 设计。 总之 ,EDA 技 术的基本特征是采用具有系统仿真和综合能力的高级语言描述。 它一般采用自顶 向下的模块化设计方电子产品世界。
EDA 的发展经历了三个重要阶段, 分别为 20世纪 70年代的计算机辅助设计 阶段, 该阶段是早期的电子系统硬件设计采用的是分立元件, 随着集成电路的出 现和应用,硬件设计进入到大量选用中小规模标准集成电路阶段。再者是 20世 纪 80年代的计算机辅助工程设计阶段,此阶段的初级阶段的硬件设计是用大量 不同型号的标准芯片实现电子系统设计的。 随着微电子工艺的发展, 相继出现了 集成上万只晶体管的微处理器、 集成几十万直到上百万储存单元的随机存储器和 只读存储器。 最后是 20世纪 90年代电子设计自动化阶段, 为了满足系统用户提 出的设计要求, 最好的办法是由用户自己设计芯片, 让他们把想设计的电路直接 设计在自己的专用芯片上。
到现在为止, EDA 已经向着高密度、大规模的的方向发展,向系统内可重构 的方向发展,向着低电压、低功耗的方向发展。
但是由于所设计的数字系统的规模大小不一 , 且系统内部逻辑关系复杂 , 如 何划分逻辑功能模块便成为设计数字系统的最重要的任务。
沈阳工程学院课程设计
2 MAX-PLUS II软件介绍
2.1 MAX-PLUSⅡ的输入方式
MAX-PLUSⅡ开发系统是易学易用的完全集成化的设计开发环境。 目前已发行 10.0版本。该软件与 LATTICE 公司的 ISPEXPERT 及 FOUNDATTON 相比具有使用简 单,操作灵活,支持的器件多,设计输入方法灵活多变等特点。常见的设计输入 方法如下:
(1)图形设计输入:MAX-PLUSⅡ的图形设计输入较其他软件更容易使用, 因为 MAX+PLUSⅡ提供丰富的库单元供设计者使用,尤其是在 MAX+PLUSⅡ里提供 的 mf 库几乎包含了所有的 74系列的器件, 在 prim 库里提供了数字电路中所有的 分离器件。因此只要具有数字电路的知识,几乎不需要过多的学习就可以利用 MAX+PLUSⅡ进行 CPLD/FPGA的设计。
(2)文本编辑输入:MAX-PLUSⅡ的文本输入和编译系统支持 VHDL 语言、 VERILOG 语言、 AHDL 语言三种输入方式。
(3)波形输入方式:如果知道输入、输出波形,也可以采用波形输入方式 。
(4)混合输入方式:MAX-PLUSⅡ设计开发环境,支持图形设计输入、文本 编辑输入、波形编辑输入的混合编辑。
2.2 MAX-PLUSⅡ的功能、特点
MAX-PLUSⅡ 是一个完全集成化的可编程逻辑环境, 能满足用户各种各样的设 计需要。它支持 Altera 公司不同结构的器件,可在多平台上运行。 MAX-PLUSⅡ 具有灵活性和高效性,有丰富的图形界面, 可以随时访问在先帮助文档, 含有非 常丰富的操作界面,对设计者来说是很直观,又简单容易操作。
不仅如此, MAX-PLUSⅡ还可以根据输入的高低电平自动输出输出波形, 只要 你给出输入的波形,再用一个简单的操作就可以让 MAX-PLUSⅡ软件自动形成输 出波形。 使用该软件设计能大大的缩短设计时间。 MAX-PLUSⅡ 开发系统众多突出 的特点,使它深受广大用户的青睐。
2.3 MAX-PLUSⅡ的操作环境
MAX-PLUS II 由设计输入、项目处理、项目检验和器件编程等 4部分组成, 如图 2.3.1所示。所有这些部分都集成在一个可视化的操作环境下。
MAX-PLUS II 管理窗口包括项目路径、工作文件标题条、 MAX-PLUS II菜单 条、快捷工具条和工作区等几个部分。
MAX-PLUS II 还为用户提供了功能强大的在线帮助功能。通过使用在线帮 助,用户可以获得设计中所需的全部信息。
74160计数器设计
在线帮助可以通过使用功能键或鼠标打开。按 F1键可以获得对话框内容、 高亮度菜单命令或弹出式的帮助信息;按 Shift+F1键或点击快捷工具按纽即可 进入在线帮助状态, 此时点击屏幕上任何可见的条目, 都可获得有关该项的帮助 信息。
图 2.3.1 MAX-PLUS II 的组成
3
沈阳工程学院课程设计
4
3 74LS160计数器
74160是一个十进制计数器,它具有计数允许、复位和预置数据功能。其逻 辑功能说明如表 3.1所示。
表 3.1 74LS160逻辑功能表 功能 输 入 输 出 操作 MR CP CEP CET PE Dn Qn Te 复位 L × × × × × L L 预置 H C × × L L L L 预置 H C × × L H H dn 计数 H C H H H × H dn 保持 H × L × H × Qn dn 保持
H
×
×
L
H
×
Qn
L
3.1 74160的功能
(1)异步清零
当 CR (CLR ’) =0时,不管其他输入的状态如何(包括时钟信号 CP ) ,计数 器输出将被直接置零,称为异步清零。 (2)同步置数
在 CR =1的条件下,当 LD (LOAD’ )=0且有时钟脉冲 CP 的上升沿作用时, D 0、 D 1、 D 2、 D 3 输入端的数据将分别被 Q 0~Q 3 所接收。由于这个置数操作要与 CP 上升沿同步,且 D 0、 D 1、 D 2、 D 3 的数据同时置入计数器,所以称为同步置数。 (3)计数
当 CR =LD =ENP=ENT=1时, 74160处于计数状态,电路从 0000状态开始, 连续输入 16个计数脉冲后,电路将从 1111状态返回到 0000状态, RCO 端从高 电平跳变至低电平。可以利用 RCO 端输出的高电平或下降沿作为进位输出信号。
3.2 VHDL语言程序设计
LIBRARY IEEE;
USE IEEE.STD_LOGIC-1164.ALL; USE IEEE.STD_LOGIC-UNSIGNED.ALL; ENTITY LS 74160IS
PORT (CLK,RST,ENA,PE:IN STD_LOG IC;
__CLK 计数脉冲 ,RST 复位 .ENA 计数保持(仅能) ,PE 数据预置 . D:IN STD_LOG IC_VECTOR (3 DOWNTO 0); __预置数据输入端口
COUNT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
74160计数器设计
__计数输出
CO:OUT STD-LOGIC ; ——进位输出
END;
ARCHITECTURE BEHAVE OF LS 74160 IS
SIGNAL TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF (RST='1') THEM ——复位信号高电平有效
TENP<>
ELSIF (CLK'EVENT AND CLK='1') THEM
IF ENA='1' THEM ——计数使能,高电平计数,低电平保持 IF PE='1' THEM TEMP<=d;>=d;>
ELSIF TEMP=
TEMP<>
CO<>
ELSE TEMP<=temp+1;>=temp+1;>
CO<>
END IF;
END IF;
END IF;
END PROCESS;
COUNT <=>=>
END BEHAVE;
3.3 程序输入与波形仿真
3.3.1 程序输入
打开 MAX-PLUS II软件,建立输入文本文件,如图所示,
图 3.2 建立文本
输入语言程序进行编译、检错,如图所示,
5
沈阳工程学院课程设计
图 3.3 编译
3.3.2 波形仿真
程序运行通过后,单击 MAX-PLUS II 选项,选择 waveform edirer 可以用软 件进行波形仿真。在波形仿真界面点击 Node 选项进行输入输出管脚的添加,之 后给出输入电平,显示输入波形,最后点击 File-project-save&simulate,就可 显示数出波形,如下图所示,
图 3.4 波形仿真
6
74160计数器设计
总 结
作为一名自动化专业的大三学生,我觉得做 EDA 课程设计是十分有意义的, 而且是十分必要的。在已度过的大学时间里, 我们大多数接触的是专业课。 我们 在课堂上掌握的仅仅是专业课的理论知识, 如何去锻炼我们的实践能力?如何把 我们所学的专业基础课理论知识运用到实践中去呢?我想做类似的课程设计就 为我们提供了良好的实践平台。
两个星期前我还在为到底选那个课题而烦恼, 最后还是在包老师的耐心分析 和指导下完成了课题的选定, 但是随之而来的问题却远比我想像的要困难的多过 没想到这项看起来不需要多少技术的工作却是非常需要耐心和精力在两个星期 的今天我已明白课程设计对我来说的意义, 它不仅仅是让我们把所学的理论知识 与实践相结合起来, 提高自己的实际动手能力和独立思考的能力, 更重要的是同 学间的团结,虽然我这次花去的时间比别人多,但我相信我们得到的也会更多! 在这次设计中我还学到了自己专业不可或缺的知识, 在设计过程中我需要用 到 MAX-PLUS II 软件,这是在 EDA 中所用到的编程软件,也是我第一次接触到的 软件,在老师的教授下,我学会了此软件的基本用途。
通过这次课程设计我也发现了自身存在的不足之处, 虽然感觉理论上已经掌 握,但在运用到实践的过程中仍有意想不到的困惑,经过一番努力才得以解决。 这也激发了我今后努力学习的兴趣,我想这将对我以后的学习产生积极的影响。 通过这次设计, 我懂得了学习的重要性, 了解到理论知识与实践相结合的重要意 义, 学会了坚持、 耐心和努力, 这将为自己今后的学习和工作做出了最好的榜样。
7
沈阳工程学院课程设计
致 谢
首先, 我要感谢我的老师包老师,她严谨细致、一丝不苟的作风一直是我学 习的榜样, 祈祷了指明灯的作用。 她循循善诱的教导和不拘一格的思路给予我无 尽的启迪, 让我很快就感受到了设计的快乐并融入其中。 其次我要感谢同学们对 我的帮助和指点,没有他们的帮助和提供资料, 没有他们的鼓励和加油, 这次设 计就不会如此的顺利进行。
在我看来, 此次我最需要感谢的就是我的老师,如果不是她悉心的指导,耐 心的教导我, 也许我就不会完成这次设计的程序编写, 因此我非常感谢我的老师 包妍。
在论文即将完成之际, 我的心情无法平静, 从开始进入课题到论文的顺利完 成,有多少可敬的师长、同学、朋友给了我无言的帮助,这里请接受我诚挚的谢 意!
8
74160计数器设计
参考文献
[1] 彭介华 . 电子技术课程设计指导 . 北京:高等教育出版社, 1997
[2] 李国丽,朱维勇 . 电子技术实验指导书 . 合肥:中国科技大学出版社, 2000 [3] 潘松,黄继业 .EDA 技术实用教程 . 北京:科学出版社, 2002
[4 ]郑家龙,王小海,章安元 . 集成电子技术基础教程 . 北京:高等教育出版社, 2002
[5] 宋万杰,罗丰,吴顺君 .CPLD 技术及其应用 . 西安:西安电子科技大学出版 社, 1999
[6] 张昌凡,龙永红,彭涛 . 可编程逻辑器件及 VHDL 设计技术 . 广州:华南工学 院出版社, 2001
[7] 卢杰,赖毅 .VHDL 与数字电路设计 . 北京:科学出版社, 2001
[8] 王金明, 杨吉斌 . 数字系统设计与 Verilog HDL. 北京:电子工业出版社, 2002 [9] 张明 .Verilog HDL实用教程 . 成都:电子科技大学出版社, 1999
[10] 姜雪松,张海风等. 可编程逻辑器件和 EDA 设计技术,机械工业出版社 [11] Altera digital library ,Altera Corporation[M].Altera,2002
[12] Essential electronic design automation (EDA)=Mark D.Birnbaum
[13]Sweetening the Pot: Adding Glycosylation to the Biomarker Discovery Equation
[14] Ethnic Differences in C-Reactive Protein Concentrations
[15] Two sensitive time-resolved fluoroimmunoassays for cellular fibronectin
9
沈阳工程学院课程设计
附 录
附录 A1 74160引脚图
附录 A2 74160功能表
功能 输 入 输 出 操作 MR CP CEP CET PE Dn Qn Te 复位 L ×××××L L 预置 H C ××L L L L 预置 H C ××L H H dn 计数 H C H H H ×H dn 保持 H ×L ×H ×Qn dn 保持 H ××L H ×Qn L
附录 A3 74160计数器程序
LIBRARY IEEE;
USE IEEE.STD_LOGIC-1164.ALL;
USE IEEE.STD_LOGIC-UNSIGNED.ALL;
ENTITY LS 74160IS
PORT (CLK,RST,ENA,PE:IN STD_LOG IC;
__CLK 计数脉冲 ,RST 复位 .ENA 计数保持(仅能) ,PE 数据预置 .
D:IN STD_LOG IC_VECTOR (3 DOWNTO 0);
__预置数据输入端口
COUNT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
10
74160计数器设计
__计数输出
CO:OUT STD-LOGIC ; ——进位输出
END;
ARCHITECTURE BEHAVE OF LS 74160 IS
SIGNAL TEMP:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
IF (RST='1') THEM ——复位信号高电平有效
TENP<>
ELSIF (CLK'EVENT AND CLK='1') THEM
IF ENA='1' THEM ——计数使能,高电平计数,低电平保持 IF PE='1' THEM TEMP<=d;>=d;>
ELSIF TEMP=
TEMP<>
CO<>
ELSE TEMP<=temp+1;>=temp+1;>
CO<>
END IF;
END IF;
END IF;
END PROCESS;
COUNT <=>=>
END BEHAVE;
11
范文二:M进制计数器设计
第三节 M (任意)进制计数器设计
计数器是组成数字逻辑电路系统的基本功能部件。通过本课题的学习,要求学会用中 规模计数器设计 M 进制计数器的方法, 用组合逻辑电路产生复位、 置位等控制信号的方法。 掌握基本数字电路安装与调试技术,为设计装调复杂的数字系统打下基础。
一、 M 进制异步计数器的设计方法
异步计数器的特点是各级触发器的时钟脉冲不完全相同,一般是用前级出发器的输出 作为后级触发器的输入时钟脉冲。一个模为 M 的计数器可以通过一个模为 N (N>M)的计 数器来获得。使 N 进制计数器在顺序计数过程中跳过(N-M )个状态。实现这种跳变的方 法有复位法和置位法。
1. 复位法
利用复位法获得任意模数 M 的方法是:在 M 个时钟脉冲的作用下,把计数到 M 时所 有触发器输出状态为“ 1”的输出端链接到一个与非门的输入端,再用这个与非门的输出去 控制计数器的直接清楚除 (清 “ 0” ) 端, 在第 M 个时钟脉冲作用时使计数器回到 “ 0” 状态, 从而获得模数为 M 的计数器。其设计步骤如下:
① 由下式求出所需计数器 N (N>M)内的触发器的级数 n
2n-1≤ M ≤ 2n (5-3-1) ② 列出模为 M 的计数器的二进制代码计数时序表。
③ 把计数到 M 时的 Q=“ 1”的触发器的输出端连接到一个与非门的输入端(有些集 成电路计数器入 74LS90、 74LS92、 74LS93等芯片的内部已经设置了这个与非门及 其输入端如 R 0(1) 、 R 0(2) 等) 。
④ 把与非门的输出连至计数器的复位输入端。
例 1:用 74LS90设计一个 M=6(8421码)的异步计数器。
解 :M=6计数器的级数时序表如表 5.3.1所示。由 74LS90的复位 /计数功能表 5.2.3可 知,控制端 R 9(1) R 9(2) =00, R 0(1) R 0(2) =00时, 74LS90为计数状态。因为当计数器计到 M=6时, Q B =QC =1,所以将 Q B 、 Q C 接到由两级与非门 1D 、 2D 组成的控制电路的输入端以 满足 R 0(1) R 0(2) =11时, 74LS90复位,连接电路如图 5.3.1所示。计数器的稳定状态只有 6个,即 0, 1, 2, 3, 4, 5,故称为模 M=6的计数器。状态 6Q D Q C Q B Q A =0110存在的时间很 短, 因为此状态一旦出现后又立即使计数器复位而脱离此状态, 所以状态 6仅用来产生更复 位信号。
图 5.3.2(a )所示的连接电路也可以获得如表 5.3.1所示的 M=6的计数器。因为当 表 5.3.1 M=6计数时序表
Q B Q C =11时, R 0(1) =QB =1, R 0(2) =QC =1,由 74LS90的功能表 5.2.3可知, R 0(1) R 0(2) =11时计数器复位,返回到“ 0”状态,从而实现 M=6的计数。但是,由于 Q B 从“ 0”变到“ 1” 状态后又立即从“ 1”返回“ 0”状态,因而产生一个尖峰脉冲,如图 5.2.3(b )所示。此尖 峰脉冲可能使逻辑系统产生误动作, 使用时需要注意。 对于图 5.3.1所示的 M=6的连接电路, 由于增加了两级与非门,延迟了复位脉冲的传输时间,因此可以清楚上述尖峰脉冲的干扰。
2、置位法
利用置位法获得任意模数 M 的方法是:将在(M-1)个时钟脉冲时触发器输出为“ 1” 的输出端连接到与非门的输入端, 时钟脉冲经反相后也连接到这个与非门的输入端, 再由与 非门的输出脉冲将触发器置于“ 1”状态,在下一个时钟脉冲来到后,各级触发器将置为全 “ 0”状态。这样计数器的输出将不再有规则的二进制代码,因此译码比较困难。所以置位 法大多只用来设计模数为 M 的分频器。其设计步骤与复位法基本相同。
例 2:用 74LS90设计一个 M=6的分频器。
解:采用置位法。将(M-1)状态(即 5)时,
计数器输出为“ 1”的输出端 Q A , Q C 分别与
相连接,如图 5.3.3所示。当计数器的状态
Q D Q C Q B Q A =0101时,由于 R 9(1) 、 R 9(2) =11,
74LS90为置位状态,则计数器立即被置为 ”9”,
Q D Q C Q B Q A =1001时,下一个时钟脉冲来
到后计数器复位,返回到“ 0”状态。这样 Q D 的输出脉冲为时钟脉冲的 6分频,分频器的 状态如表 5.3.2所示。
3. 异步计数器的级联
异步计数器的级联比较简单,将低位计数器的最大计数输出脉冲作为高位计数器的时 钟脉冲即可。图 5.3.4为采用 3片 74LS90构成的异步计数器电路,计数器的模 M=10×10×10=103其中 74LS90(1)为个位位, 74LS90(2)为十位位, 74LS90(3)为百位位。若要设 计一个 M=6×10=60的计数器,则用 1片 74LS92与74LS90串接即可,如图 5.3.5所示。 因为 74LS92是一个二、六进制的 12分频器,由它的计数时序表 5.2.4可知,当 Q A 与 B 端 相连,时钟 CP 由A端输入时,Q C Q B Q A 的计数状态为BCD码的六进制计数器,可用来 作为十位计数器,它的Q D 端输出作为个位计数器 74LS92的输入时钟脉冲。
如果M不是一个素数,而是按下列方式表示:
M=M 1+10M 2+?(十进制计数器)
(5-3-2)
M=M 1+16M 2+?(二进制计数器)
(5-3-3)
则可以将个位、十位、百位等的计数器计到模数
M 1、M 2、M 3?时的所有计数器的输出代码为
“1”的输出端经过一个与非门产生复位脉冲,
使所有计数器复位,即返回“0”状态,从而
获得模数为M的计数器。
例3:用两片 74LS92设计一个M=94的计数器。
解:设电路如图5. 3. 6所示,其中 74LS92(1)为个位计数器, 74LS92 (2)为十位计 数器。当计数器计到个位 M 1=4,十位 M 2=9时,与非门 1D 产生复位信号,使由与非门 2D 和 3D 组成的 RS 触发器置“ 0” ,下一个时钟 CP 来到时,计数器因 R 0(1)R 0(2)=11复位,因而 可消除尖峰脉冲的干扰。
二、 M 进制同步计数器的设计方法
同步计数器的特点是, 输入时钟脉冲同时作用各级触发器, 所有触发器在同一时刻翻转。
因而不会出现像一部计数器中因翻转有先后而产生的尖峰脉冲干扰。
获得模数为 M 的同步计数器的方法也可以分为复位法和置位法两种,但因各种的芯片 的结构不同,进行复位与置位的法亦不完全相同,通常的采用的有如下的几种方法:
1. 用置数端复位
对于那些有置数控制端 LD 的同步计数器 (如 4位二进制同步计数器 74LS161/163等等) 获得模数 M 计数器的方法是:当计数器记到(M-1)状态时,将输出为“ 1”的输出端通过 一个与非门接到置数端 LD, 借助于下一个时钟脉冲的来到, 使计数器的数据局输入端 A 、 B 、
C 、 D 的“ 0” (数据 A=B=C=D=0)状态置入计数器,从而使计数器复位,输出为全“ 0”状 态。此后因与非门的输出变为“ 1” , LD=1,计数器又重新开始计数。
例 4:用 74LS161设计一个 M=12的计数器。
解:74LS161是四位二进制的同步计数器,有直接清除端 CLR 和置数控制端 LD ,它们 都是低电平有效。 图 5.3.7所示电路为利用置数端 LD 复位来获得 M=2的计数器。 当计数器 记到(12-1) =11时的代码为 Q D Q C Q B Q A =1011,此时 Q D Q B Q A 经与非门将产生一低电平,使 LD=0.当下一个时钟 CP 来到后,计数器复位,返回到“ 0”状态。由此可见,计数器的 1011状态时稳定的在翻转时不会出现尖峰脉冲干扰。
2.用清 0端复位
对于那些有直接清 0端 CLR 的同步经济暑期,还可以将在计数器记到 M 状态时,输出 为“ 1”的输出端通过一个与非门接到清“ 0”端 CLR, 计数器便被直接置成全“ 0”状态,使 计数器复位。由于 M 状态存在的时间很短,随着计数器输出状态的改变,清 0脉冲也会消 失,可能出现清 0不可靠的现象。使用时必须注意。
例 5:图 5..3.8所示的电路为采用直接清“ 0”复位方法设计的 M=12的计数器。当计数 器计到 M=12的状态即 Q D Q C Q B Q A =1100时,清“ 0”端 CLR 为低电平,计数器立即复位, 返回到“0”状态。此电路在复位过程中,Q C 因先从“0”回到“1” ,再又从“1”回到 “0” 而产生一个尖峰脉冲,因为这一尖峰脉冲的时间极短, 可能不会引起误动作,使用时 应注意观测。
3. 用进位端最小数
对于那些有进位输出端QCC (或借位输出端Q CB ) 的同步计数器, 可以在计数器计到 全“1”状态Q D Q C Q B Q A =1111时,进位输出端产生的进位信号,送到置数端LD,则 计数器在输出为全“1” 后将执行置数功能, 在下一个时钟CP来到时,计数器被置成数据 输入端 A 、 B 、 C 、D的状态,然后再以 A 、 B 、 C 、D的状态为起点继续计数,改变数据输 入端的数据,计数器的模数M将相应得到改变。
例6:图5. 3. 9所示电路为利用进位端置最小数6,即数据输入端 DCBA=0110时来 获得 M=10的计数器,当计数器计到全“ 1”状态时,因为进位端 Q CC =1,经非门使 LD=0, 下一个时钟 CP 来到时, 输出端 Q D Q C Q B Q A =DCBA=0110, 此时计数器从6开始计数。 图5. 3. 10所示电路为用双时钟可逆计数器 74LS193的借位端Q CB 输出的低电平去控制置数端 LD,使输入数据 A 、 B 、 C 、D置入计数器,改变 A 、 B 、 C 、D的数据可以构成模数M为 任意的减法计数器。设 DCBA =1001,则计数器的模M=9。
4. 同步计数器的级联
大多数同步计数器都具有进位端和借位端, 使得多片计数器级联时, 比较方便。 进行加 法计数时,只需要要将地位计数器的进位输出端Q CC 与高位计数器的加法计数脉冲输入端 CP u 直接相连接。然后将计数器计到KM状态时,输出为“1”的输出端经过一个与非门 后送到清“0”端,使各级计数器复位,返回“0”状态。进行减法计数时,只需将低位计 数器的借位输出端Q CB 与高位计数器的减法计数脉冲端CP D 直接相连接,并将高位计数器 的借位输出端Q CB 与各级计数器的置数端LD相连接。 数据输入端的数为数模M对应的二进 制数。当减法计数计到全“0”状态时,最高位的借位端输出低电平,使LD=0,下一个 计数脉冲来到后又把数据输入端的数置入计数器,此后重复上述减法计数过程。
例7:图5. 3. 11为用两片 74LS193级联构成的加法计数器和减法计数器。设计数器 的模数M=147(即8位二进制数 10010011) 。
范文三:原创 课题设计 计数器 74160
原创 课题设计 计数器 74160
本文章由布衣柜排行榜发布,欢迎大家阅读;
松心情,尽自己当下最大的力,平稳走过,就对得起自己,对得起他人。正如古语所言,人们的成才道路既有少年老成,也有大器晚成。因此,人生的输赢不在赢过别人,而在不断地超越自己。本次高考,我们每个人都会有长大与收获。有人会收获成绩,考上理想大学;有人会收获态度,明白人生的幸福之船要靠自己掌舵,从而发起人生的另一次冲击。因此,看淡这次考试,从容面对,我们都可以拥有令自己感动的高考体验。2问:我平时学习不是很认真,临到考试,还有很多问号,我这次能考好吗?答:要知道考试成功不是取决于某一单项的表现,而是整体实力的平衡。你也许欠缺了"认真"的态度,但也许你有较好的基础与敏锐的接受力,再怎么不认真,在邻近考试的这些总温习的日子里,你也跟随着同学们与老师们钻题海,做试卷,因此,在集体氛围的感染下,自己的潜能已经被调动,知识的内部连结与迁移能力已大大进步。这就是每年高考考场上黑马诞生的原因。因此,就如心理学谈人的成就时会有"渐悟说"与"顿悟说"之分。你可能就是这种顿悟的天才啊!3问:尽管我平时学习很踏实认真,但越邻近考试,我发现我不会的东西越多,心理上忽然没有什么上风了,怎么办?答:假如不圈定考试目标,不围绕考试目标来谈学习,我们每个人都有这样伟大的发现:知道的越多,才发现自己无知的东西也越多。国学大师季羡林在最后也说:究其一生,自己的学问也才探了一个小角落。因此,我们得围绕自己的考试目标来重新理一理自己的温习状况,对于超过自己考试目标的内容与难度,就要懂得放下。由于,对我们而言,要在这么短的时间对付五门作业,实在是不轻易做到精通的,总有这里那里的不清不楚,实在是很正常的。只有扣住自己的考试目标,做一做比自己的目标稍高一点的题目,其余的多做了也是白做,况且你也没有这么多的时间来琢磨。因此,适合的才是有用的。再难的、多余的,实不属于本次考试范围,就放心随它往吧!4问:高考这三天饮食、睡眠要怎样调整?答:人体是一个自组织系统,一点改变会引起多米诺骨牌式的连锁反应。轻易改变自己的饮食与睡眠习惯,反而会造成临时的不适应。因此,假如你平时喜欢吃什么还是吃什么,只不过留意卫生、健康就行。平时喜欢熬夜,就适当提前一点睡觉就行。不必刻意往调整什么,自然就好。5问:如何真正做到"不失误,就是得分,会做的做好,就是赢了别人"?答:高考是一场全面素质
的比拼。不是平时学得好的人就一定考得好。由于,一旦进进考场,大家就已进进应激的竞技状态。这时,考查你们的是:心态+实力+策略的平衡。显然,光有实力是打不赢这场考试的。这三种成分的不同组合,最后会导致各种意想得
人易我易我不大意;我到与意想不到的结果。因此,在考场上,心态要调整到:
难人难我不畏难。要把握这样的策略:拿到试卷要先总体浏览,看看整张试卷与我的考试目标之间的关系,先将考试目标内该得的分数拿到,力有所余,才做其他题目。因此,有些同学习惯于拿到试卷就下笔,做到一个2-3分的小题卡住了,就会慌神,直至后面完全没有心思安静答题,导致一个小石头就绊倒整场考试,这是不懂考试策略的悲剧。因此,针对试卷上的或考场上临时出现的小变故与小插曲,一定要化废为宝,化曲折为顺畅,这里发挥一定的灵活性是十分重要的。在总体稳定的情况下,拿自己该拿的分,做自己会做的题,不失误,就是赢取别人。有时,考试失败,不是失败在自己平时学得不好,而是失败在平时学得好,考场上却由于紧张发挥不出来的结果。懂得舍得,碰到不会做的小题,就果断放开,不纠缠,不痴迷,不停顿,继续下一题,这样,就能节约时间,将自己会的尽量做好做对。6问:第一场考试考好了、考砸了还是正常发挥,应有怎样的态度继续考试?答:第一场考试考好了,说明自己的温习范围与这次考试内容有重叠交叉,因此,针对性好,那就感谢自己,感谢出题老师吧;第一场考试考砸了,说明自己的考试策略需要调整,是否是一个小题绊倒整场考试?还是这场考试本身就是自己的弱势学科,达到基本线就行呢?及时总结考试经验,调整心态很重要。第一场考试很正常,就衷心感谢自己,然后回到下一场考试的预备当中吧。不管已有好消息还是坏消息,生活都还要继续,因此,及时总结反思,同时,继续预备下一科,将下一科的上风发挥出来,最重要。7问:当考场上别人做题的速度比我快,我如何保持镇静?答:别人速度比你快,答案却是错的,又有何用?因此,根据平时自己的考试节奏与考试目标,该快则快,该慢则慢,完成自己规定的题目,就行。8问:当天赶考路上总是碰到红灯,是否意味着我考试的不顺利?答:就如乌云与太阳同时在你头上,你透过太阳看乌云,就会觉得世界一片光明;通过乌云看太阳,你会觉得世界灰蒙蒙的。因此,角度与高度不一样,你对世界的定义就完全不一样了。同样的,从太阳这边看,赶考路上总是遇红灯,告诉你今天考试要先思考后下笔,这样答题正确率就高,因此,放下这种对外界环境的苛刻要求,调整自己的思维,积极应对,你可以安全顺利地完成考试任务。9问:考场上忽然脑袋一片空缺,怎么办?答:先闭上眼睛,深呼吸三下,也可向老师要点水,小口小口喝。很快,
你就会镇静安静下来。回座位后,将试卷整体浏览一下,看看哪些题目是自己会做的,先做这些,做一点,就像往自己的口袋里抓分。这样,越做越有成就感。心态就会恢复过来。10问:考完后,我是否要与同学对答案?答:假如你性格外向,特别想与人分享你的感受,不妨找找老师或其他外向的同学说说,说的过程是一个分享与表达的过程,你自己很享受的;不必找内向同学讨论,由于他们一旦有一些不顺利或错误的地方,轻易陷进懊悔与难受之中,影响他们下一科的发挥;相反,假如你本身就比较敏感,那就刻意地回避这种讨论,直接进进下一科的预备中,对整个考试是有利的。高考高分考生说:别自己吓自己,高考没那么紧张"很多时候紧张是你想象出来的,高考实在没你想的那么紧张。"两名往年参加高考并取得优异成绩的同学深有体会,参加高考前假如自己吓自己,当然考不好,放松心态,该干嘛干嘛。戴富春2010年高考410分录取上海
心理暗示+法网公然赛戴富春说,高考前越是基本的交大建筑学专业减压秘籍:
知识点越重要。对于间隔考点较远,需要在考条件前搬进考点四周的宾馆备考的学生而言,没有必要再携带任何大部头的教辅考题"临阵磨枪"。"考前再看试卷没有任何意义,要做的只是能通过看笔记的方式整理知识点。"陪伴他度过三天高考的全部是自己整理的笔记和错题集,没有任何的试卷和教辅书。针对不少考生在考前都会存在的"高考焦虑症",戴富春"开出"了一剂"良方","给自己不断的心理暗示,全部温习完了,不存在什么不会的题目了,所有的知识点都温习到了。"就是靠着这样强大的心理暗示,戴富春成功迈进了上海交大的门槛。"考完和同学开开玩笑可以,但是对答案什么的就不需要了。"戴富春补充道,考完一门扔一门也是保持高考轻松心态,减轻压力的方式之一。往年的高考期间正好是法网公然赛鏖战的关键阶段,学有余力的戴富春在高考三天中甚至天天还抽出时间来看一会儿网球赛,然后才是临睡前的知识点的温故。"没有必要把高考想象得那么紧张,看看球也是放松的手段之一嘛。"而戴爸爸也留意到了和儿子的沟通题目。高考期间不仅特地做了戴富春最爱吃的清蒸鱼,同时在"午饭时间"从来不和孩子谈论和高考有关的话题,倒是额外会多说一些电影电视八卦和体育新闻来"分散"戴富春的压力。"高考期间家长能做的就是保持孩子的生活习惯不被打略冬同时尽可能地让他吃得平淡一些。不给他太多的压力。"戴爸爸告诉记者。陈晓玲2010年高考410分录取东南大学建筑学专业减压秘籍:错题本+陈氏"西红柿蘑菇汤""我高考时的心态相当好,"陈晓玲这样总结自己高考的减压秘籍,在她眼里,高考实在是"没啥特别的",和平时的模拟考试差未几。"高考并没有什么特别的,不要管结果,自己会做的全部做出来就可以了。"抱
着"当做模考"的心态,陈晓玲在高考时的发挥异常出色。同时她告诉记者,自己在高考前从来不看任何新的考题。在往年6月6日的晚上,只是简单地把以往温习过程中语文的错题集又看了一遍,十点半就早早地进进了休息状态。"温习得相当完备,我们要做的就是在高考的时候不能把以往的错误再犯一遍,这样考出来的分数就不会差到哪里往。"除了看错题,父母对于陈晓玲的鼓励也是她能够轻松取得好成绩的另一个原因。陈家的"高考食谱"有些特别,由于晓玲高考期间的午餐和晚餐都在学校吃,所以剩下的一顿早餐让陈妈妈着实动了一番脑筋。"早餐一定要吃得好,不吃好没有精力考试。"接受记者采访时,陈妈妈揭秘了自己的陈氏独门"西红柿蘑菇汤"。西红柿、蘑菇、金针菇、鸡蛋…一道内容丰富的汤成为了晓玲高考时的"加油站"。除了汤,陈妈妈还留意到了荤素搭配,把晓玲的早餐预备得和午餐一样丰盛。"固然高考时要吃得平淡,但孩子的营养还是要保证的。汤里的内容多一些,而且都是些营养的菜,给孩子补
营养专家说:高考遇桑拿天适量喝点绿豆汤根据天充精力还是有很大帮助的。"
气预告,今年高考期间将会遭遇窘迫的"桑拿天",这个信息让家长们揪起了心,高考期间吃点什么来降温呢?省人民医院营养科主任李群开出了一张高考营养膳食谱:"什么都要有,什么都适量。"主食、辅食、蔬菜、水果、奶、蛋都得齐备。第二则是要留意清洁卫生,考场外的路边小摊上的食品,尤其是油炸食品果断不能食用。高考期间孩子的饮食卫生是家长们的头等大事。最后则是规律进餐,防止暴饮暴食现象的出现。李群建议,家长假如在考场外接孩子时可以携带一些绿豆汤(少糖)、淡茶水、冬瓜海带汤"候场",考生走出考场后如觉得干渴,不要喝一些刺激性的碳酸饮料,适当喝一些绿豆汤等"消暑饮品",每次200ml到300ml为最佳。简易布衣柜千万"牛饮"超过500ml,"牛饮"会影响考生正常的三餐进食。针对高考期间孩子轻易焦躁,甚至睡眠质量不高的题目,李医生也"对症下药"开出了"药方"。维生素B、钙、锌、镁、磷脂等元素对于孩子的补神安眠有着独特功效。摄取这些营养元素的渠道是有"选择"地进食。粗杂粮、新鲜蔬菜、贝类和红色肉类中含有以上元素,家长在选取食材预备"高考套餐"时应该格外留意。此外,小米、红枣、坚果、黑芝麻、核桃、松子也具有防浮躁的功效。"最忌讳的就是刺激性的食品,"李主任补充说,高考期间,没有给孩子吃过的东西千万不要贸然吃,生冷的食品也要少吃。
这对大局的掌控,对关键球的把握比基德差远了。基德投进金球的出手瞬间小牛赢下的3场比赛,终极时刻稍有不慎就会输掉比赛。第四场比赛,基德
在最后时刻对韦德犯规,体现老妖篮球智商,终极韦德2罚1中。若基德不犯规,韦德将会爆扣,双方打平,即使诺天王准尽杀后,小牛也仅领先2分。如此一来,小牛终极面临:热火3分可尽杀、2分可打加时的局面。基德犯规赌赢1分而领先3分,热火只能外线出手,因攻击间隔远难度大增。说老实话,詹姆斯的篮球天赋在这个星球现役球员中肯定是前五的。但是,总决赛,詹姆斯的表现很没有篮球智商。打控卫,詹姆斯没有基德在关键时刻的淡定及视野,无论什么时候,匹克球星基德总能将球传到诺天王手中,这种战术执行力之果断。打内线,詹姆斯没有背筐攻击的技术;
数字钟设计默认分类2010-04-2119:30:04阅读1001评论3字号:大中小订阅设颊光目:数字钟设计设颊辊件:本设计基于学校实验室Multisim10.1、EWB5.2仿真软件的调试内容摘要:由于现代社会模拟电子技术基础和数字电子技术基础的高速发展,因而由这一技术制造出来的越来越先进,用于多种场所。所谓数字钟,是指利用电子电路构成的。本文设计的数字钟,基本要求为数字钟的时间周期为12小时,数字钟显示时、分、秒,数字钟的时间基准一秒对应现实生活中的时钟一秒。设计内容及要求:由振荡器输出稳定的高频脉冲信号作为时间基准,经分频振荡器输出标准的秒脉冲,秒满60向分进位,分计数器满60向小时进位,小时计数器按"12翻1"规律计数,计数器经译码器送到显示器;计数出现误差可用校时电路进行校时、校分、校秒。并具有可整点报时与定时闹钟的功能。要求:?时间以12小时为一个周期;?显示时、分、秒;?具有校时功能,可以分别对时及分进行单独校时,使其校正到标准时间。设计内容:一、设计方案数字钟主要分为数码显示器、60进制和12进制计数器、频率振荡器和校时这几个部分www.okqqq.com。数字钟要完成显示需要6个数码管,八段的数码管需要译码器械才能显示,然后要实现时、分、秒的计时需要60进制计数器和12进制计数器,在在仿真软件中发生信号可以用函数发生器仿真,频率可以随意调整。60进制可能由10进制和6进制的计数器串联而成,而小时的12进制可以采用74LS191的十进制计数器和D触发器来产生计数和进位。频率振荡器可以由晶体振荡器分频来提供,也可以由555定时来产生脉冲并分频为1HZ。主体思路如下图所示:二、电路结构与原理图(1)数码显示器在Multisim10.1仿真器件中,数码管分为需要译码器显示的和无需译码直接显示的两种,需要译码器的数码管有共阳极和共阴极之分,此电路采用的是不需译码直接显示的数码管(如图1所示),这样就简化了电路,增加了调试的正确性。
如图2所示的数码管需要译码器才能显示,74LS47是驱动共阳极数码管的器件,74LS48是驱动共阴极数码管的器件。图1不需译码管的数码管图2需译码器的双数码显示图3译码器驱动共阴极数码管电路如图3所示电路,从74LS48的A,B,C,D端输进二进制数便可完成显示功能,而图1的数码管直接输进二进制数便可显示。(2)60进制计数和12进制计数在设计数字钟电路中,进制是最主要的一部分,它关系着显示的正确与否。关键在于了解各种器件的作用及功能,而且在调试的过程中容不轻易出题目,电路会不会变得复杂,器件的选择最好要同一,以便调试成功。?分和秒的六十进制:分和秒计数器都是模M=60的计数器,其计数规律为00-01-…-58-59-00…选74LS161作十位计数器,74LS161作个位计数器,再将它们级联组成模数M=60的计数器。从常理可知,数字钟需要六十进制和十二进制计数器,而六十进制可通过十进制和六进制串联而成,从而完成数码显示。由于同步加法计数器74LS161可构成16进制以下的计数器,所以此电路中分和秒的计时都采用74LS161来进行设计。而小时是12进制计数,采用74LS191的十进制计数器和D触发器来产生计数和进位。在数字钟的控制电路中,分和秒的控制都是一样的,都是由一个十进制计数器和一个六进制计数器串联而成的,在电路的设计中我采用的是同一的器件74LS161N的反馈置数法来实现十进制功能和六进制功能,十进制的同步加法计数器有和,而没有现成的六进制同步加法计数器。图4是用74LS161构成六进制计数器的结构图,根据74LS161的结构把输出真个0101(十进制为5)用一个与非门74LS00引到Load端便可置0,这样就实现了六进制计数。图5是用74LS161构成十进制计数器的结构图,同样,在输出真个1001(十进制为9)用一个与非门74LS00引到Load端便可置0,这样就实现了十进制计数。在分和秒的进位时,用秒计数器的Load端接分计数器的CLK控制时钟脉冲,脉冲在上升沿来时计数器开始计数。图474LS161构成六十进制计数器图574LS161构成十进制计数器?小时的十二进制:小时计数器是一个"12翻1"的特殊进制计数器,即当数字钟运行到12时59分59秒时,秒的个位计数器再输进一个秒脉冲时,数字钟应自动显示为01时00分00秒,实现日常生活中习惯用的计时规律。数字钟的小时要用到十二进制,要用到十进制,并且在计数到12时要清零,所以不能用单纯的十进制计数器,考虑到在12时要清零,用4位二进制计数器可以实现,所以选用的是74LS191,它有置数端Load,还有加减计数控制端U/D,在输出真个1010(十进制为10)用一个与非门74LS00引到Load端便可置0,从而实现十进制。当D触发器的CP脉冲为上升沿时,Qn式=D,74LS74器件为D触发器,并且有异步清
零端,可在一定条件下清0,这样会更方便控制,由于小时的十位只有0和1两种状态,所以在D端接高电平。即置1,当进位到来时74LS74的输出就为1,利用这个原理实现进位。当计数计到12时,即显示的十位为1和个位为2时就要清零,这自然就要想到用与非门和非门反馈接到清零或置数端来实现,在理论上与非门和非门可以等效于与门,但用与非门和非门会增加电路的稳定性,尽量使电路调试正确。如图6所示,触发器的D端接高电平,与非门的输进端一端接D触发器的输出端,另一端接74LS191输出的QB端,经过一个非门后,连到74LS191的Load端使小时的个位置零,再与74LS191输出的QA端与非,即个位计数到达12时,并在74LS191开始从0跳变到1时使小时的十位清零,使显示从12跳变到01,小时的计数就是从01到12。图6控制小时显示的进位电路图(3)校时当数字钟接通电源或者计时出现误差时,需要校正时间(或称为
。校时是数字钟应具有的基本功能。一般电子腕表都具有时、分、秒等校校时)
时功能。由于Multisim可以仿真,并有函数发生器,最简单的校时方法就是通过开关用函数发生器对CLK端输进脉冲以改变显示的数值。此电路的设计就是采用这种方法校时的,虽可以只用一个函数发生器来实现同步,但调试时结果不能体现出来,所以用另外的函数发生器来实现校时。校时的具体设计方法是:用一个单刀双掷开关切换计数功能与校时功能,另一端接计数器的脉冲输进端,开关置于函数发生器这一端便可以校时,置于计数器的进位端便是计时。不校正时间时开关都应打在与非门的那一端,校时时才用键盘操纵改变开关的状态。(4)振荡器振荡器是数字钟的核心,振荡器的稳定度及频率的精度决定来了数字钟计时的正确程度,通常选用石英晶体构成振荡器电路,也可以由555定时器组成。一般来说,振荡器的频率越高,计时精度越高。图7是由555定时器构成的1KHZ的自激振荡器,其原理是0.7(2R3+R4+R5)C4=1ms,f=1/t=1KHZ。计时是1HZ的脉冲才是1S计一次数,所以需要分频才能得到1HZ的脉冲,如图8所示电路,是三个用十进制计数器74LS90串联而成的分频器,分频原理是在74LS90的输出端子中,从低位输进10个脉冲才从高位输出1个脉冲,这样一片74LS90就可以起十分频的作用,三个74LS90串联就构成了千分频的电路,输出的便是1HZ的信号,从而达到目的。在仿真时,1HZ的频率太慢了,在实际中得到的时间不是1S计数一次,所以仿真都是用函数发生器代替,所以在数字钟总电路图中没有振荡器。图7555定时器产生频率为1KHZ信号的电路(5)分频器的设计分频器的功能主要有两个:?、产生标准秒脉冲信号;?、提供功能扩展电路所需要的信号,如仿电台报时用的1kHz的音频信号和500Hz的低音频
信号等。选用3片中规模集成电路计数器74LS90可以完成上述功能因每片为1/10分频,3片级联则可获得所需要的频率信号,即第1片的Q0端输出频率为500Hz,第2片的Q3端输出为10Hz,第3片的Q3端输出为1Hz。其原理图如图8;图8把1KHZ的信号分频为1HZ信号的电路三、主体电路的装调由数字钟系统组成框图按照信号的流向分级安装,逐级级联,这里的每一级是指组成数字钟的各功能电路。1HZ的频率太慢了,在实际中得到的时间不是1S计数一次,所以仿真都是用函数发生器代替。级联时假如出现时序配合不同步,或尖峰脉冲干扰,引起逻辑混略冬可以增加多级逻辑门来延时。在74LS161的调试中发现没有到16而进位在进位时会多出一个消隐状态,为了消除这个状态,我用一个非门从进位端接到异步清零端,就可消除这个状态,从而让计数重新从零开始。图中的秒和分的60进制可以用十进制计数器74LS160和74LS161代替,十进制计数器代替74LS161可以减少与非门的使用,这样就更加简化了电路,相当于一个小小的改进。仿真的结果在Multisim中可以清楚地看到。从左到右的函数发生器中第一个是为校时提供的,第二个是为校分提供的,第三个是是正常计数产生脉冲的信号源。图9数字钟总电路图和仿真效果(总电路见附图)四、元器件清单器件数目四输进数码管6个74LS161N4个7400N4个74084个74LS741个74LS903个74LS1911个7406N1个74LS00D1个LM555CM1个电阻2个变阻器1个单刀双掷开关2个电容2个五、设计和使用说明在Multisim软件中,如图9所示,数字钟的总电路图,设置函数发生器的频率为1HZ,把A开关和B开关都接到与非门的那端,再运行就可以让数字钟自行计数了。假如运行的太慢可以适当调节函数发生器的频率。假如把A开关接到函数发生器上,就是对小时进行校正,假如把B开关接到函数发生器上那就是对分进行校正。小时的计数是从01到12,不是从00到11,但在校正小时位时初始状态仍为00。振荡器的仿真可以直接运行,然后用示波器观察现象便可。六、设计总结整个过程花了我不少时间,可当做完时才发现做这个数字钟并不是多么简单的一件事,主要是在调试时花了不少时间,其间换了不少器件,有的器件在理论上可行,但在实际运行中就无法看到效果,所以调试花了我不少时间,有时无法找出错误便更换器件重新接线以使电路正常运行。Multisim软件有时会出题目,在理论上可行的电路在调试中未必能显示出来,这就需要不断地尝试才能得出正确的答案。在此次的数字钟设计过程中,更进一步地熟悉了芯片的结构及把握了各芯片的工作原理和其具体的使用方法。在连接六进制、十进制、六十进制的进位及十二进制的接法中,要求熟悉逻辑电路及其芯片各引脚的功能,那么在电路
出错时便能正确地找出错误所在并及时纠正了。在设计电路的连接图中出错的主要原因都是接线和芯片的接触不良以及接线的错误所引起的。在实际的操纵过程中,能把理论中所学的知识灵活地运用起来,并在调试中会碰到各种各样的题目,电路的调试进步了我们解决题目的能力,学会了在设计中独立解决题目,也包括怎样往查找题目。似乎所有的事都得自己新手往操纵才会在脑海中留下深刻的印象,这个小小的课程设计让我可以熟练的操纵Multisim软件,也了解了不少器件的功能的应用,也加深了对数字电路熟悉和理解。整个过程收获不小,发现调试的过程并不是想象中的那样简单,需要耐心、仔细地分析和解决题目,可以让我的性格更加沉稳。这样的课程设计很能培养我们的能力,让我们不再局限于书本上的知识。此次的数字钟设计重在于仿真和接线,固然能把电路图接出来,并能正常显示,但对于电路本身的原理并不是十分熟悉.总的来说,通过这次的设计实验更进一步地增强了实验的动手能力。假如是实际加工电路板就更加锻炼我们的6动手能力了,因此,我们的能力还有待进步。七、参考资料1、谢自美.《电子线路设计》.实验.测试.华中科技大学出版社,2000.7.2、彭容修,刘泉,马建国.《数字电子技术基础》.武汉理工大学出版社.2006.13、李海《74系列芯片手册》重庆大学出版社1999年9月4、康华光《电子技术基础》第五版华中科技大学出版社八、附录转:定时器/计数器默认分类2009-12-1711:41:14阅读149评论0字号:大中小订阅定时器/计数器80C51单片机内部设有两个16位的可编程定时器/计数器。可编程的意思是指其功能(如工作方式、定时时间、量程、启动方式等)均可由指令来确定和改变。在定时器/计数器中除了有两个16位的计数器之外,还有两个特殊功能寄存器(控制寄存器和方式寄存器)。定时器/计数器的结构:从上面定时器/计数器的结构图中我们可?
本文章由布衣柜排行榜发布,欢迎大家访问网站okqqq; 特别声明:
1:资料来源于互联网,版权归属原作者
2:资料内容属于网络意见,与本账号立场无关
3:如有侵权,请告知,立即删除。
范文四:进制转换计数器设计
《电子设计基础》
课程报告
3/8进制计数器设计 设计题目:
学生班级:
学生学号:
学生姓名:
指导教师:
时 间: 2010-2011-1-19周
信息工程学院
一. 设计题目及要求
采用74LS161(40161)设计一个3/8进制的计数器,要求: 1. 用数码管显示状态
2. 用开关切换两种进制状态
3. 计数脉冲由外部提供
二. 题目分析与方案选择
利用74LS161的异步清零或同步置数设计一个3/8进制的计数器,这里我采用异步清零法,应注意的是异步清零法要比设计的进制的状态多一个状态。
三. 主要元器件介绍
74LS161是常用的四位二进制可预置的同步加法计数器,他可以灵活的运用在各种数字电路,以及单片机系统种实现分频器等很多重要的功能。
<74ls161引脚图>:
管脚图介绍:
时钟CP和四个数据输入端P0~P3
清零/MR
使能CEP,CET
置数PE
数据输出端Q0~Q3
以及进位输出TC. (TC=Q0?Q1?Q2?Q3?CET)
?—1
<74ls161功能表>:
输 入 输 出
CP EP ET C L D D D D QQ Q Q RD32103 2100 Ф Ф Ф Ф Ф Ф Ф Ф 0 0 0 0 1 ? 0 Ф Ф d c b a d c b a 1 ? 1 0 Ф Ф Ф Ф Ф QQ Q Q 3 2101 ? 1 Ф 0 Ф Ф Ф Ф QQ Q Q 3 2101 ? 1 1 1 Ф Ф Ф Ф 状态码加1
从74LS161功能表功能表中可以知道,当清零端CR=“0”,计数器输出Q3、Q2、Q1、Q0立即为全“0”,这个时候为异步复位功能。当CR=“1”且LD=“0”时,在CP信号上升沿作用后,74LS161输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3,D2,D1,D0的状态一样,为同步置数功能。而只有当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后,计数器加1。74LS161还有一个进位输出端CO,其逻辑关系是CO= Q0?Q1?Q2?Q3?CET。
合理应用计数器的清零功能和置数功能,一片74LS161可以组成16进制以下的任意进制分频器。
本设计采用的74LS161逻辑符号:
1. 异步清零。ENT=ENP=1,~CLR=0时,计数器被直接清零 2. 同步置数。ENT=ENP=~CLR=1,~LOAD=0且同时有时钟脉冲CP的上升沿作用时,A、B、C、D输入端的数据将分别被QA、QB、QC、QD所接收。 3. 保持。~CLR=~LOAD=1条件下,当ENT*ENP=0,不管有无CLK作用,计数器保持原有状态不变。
4. 计数。~CLR=~LOAD= ENT=ENP=1时,74LS161处于计数状态。
?-2
四. 电路设计及计算
1. 3进制设计:主循环状态图:0000?0001?0010(?0011)?0000,逻辑电路图如下:
2. 8进制设计:主循环状态图:0000?0001?0010?0011?0100?0101?0110?0111(?1000)?0000,逻辑电路图如下:
3. 限流电阻分析:
译码器输出电压5V左右,输出电流10mA,7段显示器电压1.5V左右,故选限流电阻约为350欧姆。
?-3
五. 仿真及结果分析
1.下面为仿真电路图
2.下图为3进制波形分析:
?-4
3.下图为8进制波形分析:
六. PCB板排布
1. 下图为protel电路图:
?-5
2. 下图为PCB上、下层布线:
3. 下图为PCB上层布线:
?-6
4. 下图为PCB下层布线:
七. 总结:
1. 通过这次课程设计,我进一步了解了multisim和protel的使用方法,使我收获很大。
2. 在课程设计中我也遇到很多问题,例如我对PCB的制作并不是很了解,因此这部分的工作是在同学的协助和帮助下完善的,通过这些事,我觉得以后对所学知识应该及时掌握,向老师请教,将问题搞懂,这样不仅对自己完成作业有很大帮助,而且也让自己学到更多实用的知识,对我们将来出去工作非常有帮助。
?-7
范文五:十进制计数器设计
实验四 两位十进制计数器显示实验
实验四 十进制计数器设计
——综合性实验,一,
一、实验目的
1、 学生在掌握所学知识(模拟电路、数字电路、VHD语言等)的基础之上,通过进行该实
验可将有关知识的连贯起来,提高自己本身的综合能力。 2、 该实验的参考程序有逻辑错误,学生通过该实验修改程序可以深入的了解和掌握VHDL
语言。
二、实验要求
1、 编写十进制计数器程序。
2、 利用波形分析进行验证十进制计数器功能正确性。 三、实验设备
1、 计算机 一台
2、 EDA——?实验箱 一台
四、实验提示
1. 输入信号:计数信号(Cn)。
2. 门控信号:手动清零(Rest)、手动允许计数(EN)。 3. 输出总线信号:二进制——BCD码输出(Dout); 4. 输出信号:进位信号(cy);
五、实验主要步骤
1. 建立项目文件
2. 建立程序文件
3. 归属项目文件
4. 输入程序
5. 程序编译
6. 建立波形文件
7. 归属项目文件
8. 调入引脚信息
9. 编辑并编译波形文件
10. 波形仿真
六、实验报告要求
1、 分别叙述计数器工作原理和设计原理。
? 17 ?
自动化学院——EDA实验指导书(教师)
2、 绘制它们的程序流程图并进行程序分析。
3、 详细叙述和总结实验过程并进行仿真实验。
4、 进行十进制计数器波形分析与验证。
七、实验波形分析参考
图4.1为修改后的正确波形
图4.1 正确的计数波形分析 图4.2实验指导书提供的计数波形分析
图4.2 实验指导书提供的计数波形分析(不可计数) 图4.3——6实验指导书提供的计数波形分析
图4.3 修改后的计数波形分析(计数不正确)
图4.4 修改后的计数波形分析(无进位)
图4.5 修改后的计数波形分析(十一进制) ? 18 ?
实验四 两位十进制计数器显示实验
图4.6 修改后的计数波形分析(起始位不是零)
八、参考程序:
―― ******************************************* ―― 十进制计数器程序
―― 适用环境实验教学
―― 软件设计:孙晓明 / 自动控制实验室
―― 设计时间: 2005,02,18
―― 最后修改时间:2006,02,7
―― ******************************************* library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
ENTITY cntA is
--Cn 计数脉冲
--Rest 清零信号
-- En 允许计数信号
--Dout[3..0] 十进制BCD码
-- Cy 进位码
port(Cn,Rest,EN :in std_logic;
Dout : out std_logic_VECTOR ( 3 Downto 0 );
Cy : out std_logic);
end cntA ;
architecture sun1 of cntA is
begin
Process (Cn,Rest,EN)
Variable Cqi : std_logic_VECTOR ( 3 Downto 0 );
Begin
If Rest ='1' Then Cqi :=(Others =>'0');
cy<='0';>='0';>
Elsif Cn'Event and Cn='1' then
If EN='1' then
If Cqi < "1001"="" then="" cqi="" :="Cqi+1;" --学生“="" if="" cqi="">< "1010"="" then="" cqi="" :="Cqi;”">
cy<='0'; --学生无="">='0';>
elsif cqi="1001" then cy<='1'; --学生无="">='1';>
? 19 ?
自动化学院——EDA实验指导书(教师)
Cqi :=(others =>'0');
end If;
end If;
end If;
dout<=cqi;>=cqi;>
END Process;
End sun1;
? 20 ?
转载请注明出处范文大全网 » EDA74160计数器设计
74ls161功能表>74ls161引脚图>