范文一：如何提高FPGA可靠性

图1

建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如

果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在

触发器的时钟信号上升沿到来以后，数据稳定不变的时间， 如果保持时间不够，数据同样不能

被打入触发器。 如图1 。 数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，

建立时间和保持时间的值可以为零。 PLD/FPGA开发软件可以自动计算两个相关输入的建立和保

持时间（如图2）

几乎所有关于数字电路的教材，都会提到数字电路中的竞争和冒险问题，但是这个问题往往被我

们忽略。我们可以先来回顾一下关于竞争和冒险的一些基本概念。

我们在使用分立元件设计数字系统时，由于PCB走线时，存在分布电感和电容，所以几纳秒的毛

刺将被自然滤除，而在PLD内部决无分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问

题将变的较为突出。

FPGA

信号在FPGA器件内部通过连线和逻辑单元时，都有一定的延时。延时的大小与连线的长

短和逻辑单元的数目有关，同时还受器件的制造工艺、工作电压、温度等条件的影响。信号

的高低电平转换也需要一定的过渡时间。由于存在这两方面因素，多路信号的电平值发生变

化时，在信号变化的瞬间，组合逻辑的输出有先后顺序，并不是同时变化,往往会出现一些不正确的尖峰信号，这些尖峰信号称为"毛刺"。如果一个组合逻辑电路中有"毛刺"出现，就说明该电路存在"冒险"。（与分立元件不同，由于PLD内部不存在寄生电容电感，这些毛

刺将被完整的保留并向下一级传递，因此毛刺现象在PLD、FPGA设计中尤为突出）

图6.21给出了一个逻辑冒险的例子，从图6.22的仿真波形可以看出，"A、B、C、D"四个输入信号经过布线延时以后，高低电平变换不是同时发生的，这导致输出信号"OUT"出现了毛刺。（我们无法保证所有连线的长度一致，所以即使四个输入信号在输入端同时变化，

但经过PLD内部的走线，到达或门的时间也是不一样的，毛刺必然产生）。可以概括的讲，

只要输入信号同时变化，（经过内部走线）组合逻辑必将产生毛刺。将它们的输出直接连接

到时钟输入端、清零或置位端口的设计方法是错误的，这可能会导致严重的后果。所以我们

必须检查设计中所有时钟、清零和置位等对毛刺敏感的输入端口，确保输入不会含有任何毛

刺

图6.21 存在逻辑冒险的电路示例

图6.22 图6.21所示电路的仿真波形

冒险往往会影响到逻辑电路的稳定性。时钟端口、清零和置位端口对毛刺信号十分敏感，任

何一点毛刺都可能会使系统出错，因此判断逻辑电路中是否存在冒险以及如何避免冒险是设

计人员必须要考虑的问题。

判断一个逻辑电路在某些输入信号发生变化时是否会产生冒险，首先要判断信号是否会同时

变化，然后判断在信号同时变化的时候，是否会产生冒险，这可以通过逻辑函数的卡诺图或

逻辑函数表达式来进行判断。对此问题感兴趣的读者可以参考有关脉冲与数字电路方面的书

籍和文章。

我们可以通过改变设计，破坏毛刺产生的条件，来减少毛刺的发生。例如，在数字电路设计

中，常常采用格雷码计数器取代普通的二进制计数器，这是因为格雷码计数器的输出每次只

有一位跳变，消除了竞争冒险的发生条件，避免了毛刺的产生。 毛刺并不是对所有的输入都有危害，例如D触发器的D输入端，只要毛刺不出现在时钟的

上升沿并且满足数据的建立和保持时间，就不会对系统造成危害，我们可以说D触发器的D输入端对毛刺不敏感。根据这个特性，我们应当在系统中尽可能采用同步电路，这是因为

同步电路信号的变化都发生在时钟沿，只要毛刺不出现在时钟的沿口并且不满足数据的建立和保持时间，就不会对系统造成危害。 （由于毛刺很短，多为几纳秒，基本上都不可能满

足数据的建立和保持时间）

以上方法可以大大减少毛刺，但它并不能完全消除毛刺，有时，我们必须手工修改电路来去

除毛刺。我们通常使用"采样"的方法。一般说来，冒险出现在信号发生电平转换的时刻，也

就是说在输出信号的建立时间内会发生冒险，而在输出信号的保持时间内是不会有毛刺信号

出现的。如果在输出信号的保持时间内对其进行"采样"，就可以消除毛刺信号的影响。 有两种基本的采样方法：一种方法是在输出信号的保持时间内，用一定宽度的高电平脉冲与

输出信号做逻辑"与"运算，由此获取输出信号的电平值。图6.23说明了这种方法，采样脉冲信号从输入引脚"SAMPLE"引入。从图6.24的仿真波形上可以看出，毛刺信号出现在

"TEST"引脚上，而"OUT"引脚上的毛刺已被消除了.

图6.23 消除毛刺信号的方法之一

图6.24 图6.23所示电路的仿真波形

上述方法的一个缺点是必须人为的保证sample信号必须在合适的时间中产生，另一种更

常见的方法是利用D触发器的D输入端对毛刺信号不敏感的特点，在输出信号的保持时间

内，用触发器读取组合逻辑的输出信号，这种方法类似于将异步电路转化为同步电路。图

6.25给出了这种方法的示范电路，图6.26是仿真波形。

图6.25 消除毛刺信号方法之二

图6.26 图6.25所示电路的仿真波形

在仿真时，我们也可能会发现在FPGA器件对外输出引脚上有输出毛刺，但由于毛刺很短,

加上PCB本身的寄生参数,大多数情况下,毛刺通过PCB走线,基本可以自然被虑除，不用再外加阻容滤波。

如前所述，优秀的设计方案，如采用格雷码计数器，同步电路等，可以大大减少毛刺，但它

并不能完全消除毛刺。毛刺并不是对所有输入都有危害，例如D触发器的D输入端，只要毛刺不出现在时钟的上升沿并且满足数据的建立和保持时间，就不会对系统造成危害。因此

我们可以说D触发器的D输入端对毛刺不敏感。但对于D触发器的时钟端，置位端，清零

端，则都是对毛刺敏感的输入端，任何一点毛刺就会使系统出错，但只要认真处理，我们可

以把危害降到最低直至消除。下面我们就对几种具体的信号进行探讨。

最关键的信号之一，有专门的论述，请参阅关于时钟问题的探讨

清除和置位信号要求象对待时钟那样小心地考虑它们，因为这些信号对毛刺也是非常敏感

的。正如使用时钟那样，最好的清除和置位是从器件的引脚单直接地驱动。有一个主复位

Reset引脚是常用的最好方法，主复位引脚给设计项目中每个触发器馈送清除或置位信号。

几乎所有PLD器件都有专门的全局清零脚和全局置位。如果必须从器件内产生清除或置位

信号，则要按照“门控时钟”的设计原则去建立这些信号，确保输入无毛刺。

若采用门控清除或者门控置位，则单个引脚或者触发器作为清除或置位的源，而有其它信号

作为地址或控制线。在清除或复位的有效期间，地址或控制线必须保持稳定图4．2．13示出4个容许的清除和复位配置的实例。决不能用多级逻辑或包含竞争状态单级逻辑产生

清除或置位信号。更详细的考虑见4.2．5节“竞争状态”。

当PLD输出引脚给出系统内其它部分的边沿敏感信号或电平敏感信号时，这些出信号必须

象内部时钟、清除和置位信号一样小心地对待。只要可能就应在PLD输出端寄存那些对险象敏感的组合输出。如果你不能寄存险象敏感的输出，则应符合“门控时钟”中讨论的门控时钟的条件。决不能用多级逻辑驱动毛刺敏感的输出。

按照定义，异步输入不是总能满足(它们所馈送的触发器的)建立和保持时间的要求。因此，异步输入常常会把错误的数据锁存到触发器，或者使触发器进入亚稳定的状态,在该状态下，触发器的输出不能识别为l或0。如果没有正确地处理，亚稳性会导致严重的系统可靠性问

题。

图4．2.14示出具有异步信号控制使能输入的二进制计数器。当使能输入违反计数；的建

立时间或保持时间的约束条件时，计数器的每一位会有错误的动作。一位在加法：数器而另

一位在保持状态，造成计数器进入无效状态。此外，各位中的任何一位都可1变成亚稳定的，使电路的其它部分出现各种问题。

采用附加触发器同步使能信号的方法可保证不违反计数器的建立时间，从而解决可靠性的问

题。图4．2．15示出一种同步化的方法。虽然同步触发器仍会感受到亚稳性，但它在下一

个时钟边沿之前是稳定的。通常，为在EPLD中避免亚稳性问题，决不能把一个异步信号

输出到器件内两个或更多的触发器中。同步异步输入的另一种方法示于图4．2．16。输入驱动一个触发器的时钟，该触发器的数据输入接到Vcc。这个电路对于检测短于一个时钟周

期的异步事件是有用的。

亚稳定状态。图4.4．10示出了一个具有异步输入的状态机。图乙4．10 带有异步输入的状态机图4．4。1l表明了如何通过增加输入寄存器，以确保满足状态机所要求的建立时间和保持

时间。虽然增加的寄存器仍然要面对可能出现的c违反建立和保持时间的现象，但是已防止状态

寄存器进入亚稳态，状态机也不会进入未定义的状态。

无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操

作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将

导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟

可分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括

上述四种时钟类型的任意组合。

对于一个设计项目来说，全局时钟(或同步时钟)是最简单和最可预测的时钟。在PLD/FPGA设计中最好的时钟方案是：由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每

一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/FPGA都具有专门的全局时钟引脚，它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。

图1 示出全局时钟的实例。图1 定时波形示出触发器的数据输入D[1..3]应遵守建立时间和保持时间的约束条件。建立和保持时间的数值在PLD数据手册中给出，也可用软件的定时分析器计

算出来。如果在应用中不能满足建立和保持时间的要求，则必须用时钟同步输入信号(参看下一章“异步输入”)。

图1 全局时钟

（最好的方法是用全局时钟引脚去钟控PLD内的每一个寄存器，于是数据只要遵守相对时钟的建

立时间tsu和保持时间th）

在许多应用中，整个设计项目都采用外部的全局时钟是不可能或不实际的。PLD具有乘积项逻辑阵列时钟（即时钟是由逻辑产生的），允许任意函数单独地钟控各个触发器。然而，当你用

阵列时钟时，应仔细地分析时钟函数，以避免毛刺。

通常用阵列时钟构成门控时钟。门控时钟常常同微处理器接口有关，用地址线去控制写脉冲。

然而，每当用组合函数钟控触发器时，通常都存在着门控时钟。如果符合下述条件，门控时钟可

以象全局时钟一样可靠地工作：

1.驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。如果采用任何附加逻在某些工作状

态下，会出现竞争产生的毛刺。

2.逻辑门的一个输入作为实际的时钟，而该逻辑门的所有其它输入必须当成地址或控制线，它们

遵守相对于时钟的建立和保持时间的约束。

图2和图3 是可靠的门控时钟的实例。在 图2 中，用一个“与”门产生门控时钟，在 图3 中，用一个“或”门产生门控时钟。在这两个实例中，引脚nWR和nWE考虑为时钟引脚，引脚ADD[o．．3]是地址引脚，两个触发器的数据是信号D[1..n]经随机逻辑产生的。

图2 “与”门门控时钟

图3 “或”门门控时钟

图2和图3 的波形图显示出有关的建立时间和保持时间的要求。这两个设计项目的地址线必须

在时钟保持有效的整个期间内保持稳定(nWR和nWE是低电平有效)。如果地址线在规定的时间内

未保持稳定，则在时钟上会出现毛刺，造成触发器发生错误的状态变化。另一方面，数据引脚

D[1．．n]只要求在nWR和nWE的有效边沿处满足标准的建立和保持时间的规定。

我们往往可以将门控时钟转换成全局时钟以改善设计项目的可靠性。图4 示出如何用全局时钟重新设计 图2 的电路。地址线在控制D触发器的使能输入，许多PLD设计软件，如MAX+PLUSII软件都提供这种带使能端的D触发器。当ENA为高电平时，D输入端的值被钟控到触发器中：当

ENA为低电平时，维持现在的状态。

图4 “与”门门控时钟转化成全局时钟

图4 中重新设计的电路的定时波形表明地址线不需要在nWR有效的整个期间内保持稳定；而只

要求它们和数据引脚一样符合同样的建立和保持时间，这样对地址线的要求就少很多。

图 给出一个不可靠的门控时钟的例子。3位同步加法计数器的RCO输出用来钟控触发器。然而，

计数器给出的多个输入起到时钟的作用，这违反了可靠门控时钟所需的条件之一。在产生RCO信号的触发器中，没有一个能考虑为实际的时钟线，这是因为所有触发器在几乎相同的时刻发生

翻转。而我们并不能保证在PLD/FPGA内部QA,QB,QC到D触发器的布线长短一致，因此，如 图

5 的时间波形所示，在器从3计到4时，RCO线上会出现毛刺（假设QC到D触发器的路径较短，即QC的输出先翻转）。

图5 不可靠的门控时钟

(定时波形示出在计数器从3到4改变时，RCO信号如何出现毛刺的)

图6 给出一种可靠的全局钟控的电路，它是图5不可靠计数器电路的改进，RCO控制D触发器的使能输入。这个改进不需要增加PLD的逻辑单元。

图6 不可靠的门控时钟转换为全局时钟

(这个电路等效于图5电路，但却可靠的多)

范文二：如何提高供电可靠性

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如何提高供电可靠性

电力系统从发电厂、变电站、输配电线路到电力用户～有成千上万的设备及其控制和保护装置～它们分布在各种不同的环境和地区～都可能发生不同类型的故障或事故～影响电力系统正常运行和对用户的正常供电。 各种故障和事故造成的用户停电～会给工农业生产和人民生活造成不同程度的损失。一般说来会造成产量下降～质量降低～严惩时会造成设备损坏。例如～高炉停电超过30min～铁水就是凝固～造成重大损失。停电也可威胁人身安全。例如煤矿矿井停电～使风机停转～井下风量不足～空气瓦斯过高～引起窒息的人身事故～停电会给社会造成经济损失。 供电可靠性是供电的重要指标。它用用户平均停电频率(CAIFI～次/年)和用户平均停电累计时间(CAIDI～min/年)以及全部用户平均供电时间占全年时间的百分数来表示～即CAIFI=用户停电总次数/停电用户总数CAIDI=用户停电累计时间总和/停电用户总数 提高供电可靠性可减少停电造成的社会经济损失～同时它意味着增加建设投资和运行费用。因此～要从这两方面考虑经济合理的供电可靠性指标。经济发展水平不同的国家～供电可靠性指标应用所不同。美国和加拿大的供电可靠性指标一般为:用户平均年停电0.1，0.5次(即为2，10年停电一次),全年累计停电时间为10，120min,即供电可靠性为99.98%以上。

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提高供电可靠性的措施。供电可靠性与发电、供电和线路可靠性～电网结构和变电站主接线可靠性～继电保护及安全自动装置配置～电力系统备用容量和运行方式等都有关系。因此～从电力系统规划到运行都要重视供电可靠性的提高。提高供电可靠性的措施是多方面的～下面仅介绍与供电直接相关的几项措施: (1)合理配置继电保护装置～包括高低压用电设备的熔丝保护及保护整定值的配合。当电气设备发生事故时～用保护装置迅速切断故障～使事故影响限制在最小的范围。 (2)采用安全自动装置。例如～在变电站装设低频率自动减负荷装置～当系统频率降低到一定数值时～自动断开某些配电线路的断路器～切除部分不重要负荷～使电力系统出力与用电负荷平衡～频率迅速恢复正常～以确保重要用户的连续供电。提高供电可靠性的自动装置还有高压线路的自动重合闸、自动解列装置、按功率或电压稳定极限的自动切负荷装置等等。 (3)提高供电设备的可靠性～首先要选用高度可靠的供电设备～其次要做好供电设备的维护工作～防止各种可能的误操作。 对于电气设备维修～我国长期实行“定期计划维修”制度～其主要特点是将时间周期作为设备维修的基础～只要到了计划维修的时间周期～在无特殊情况下都必须进行设备大修或小修。这种维修制度对保证电力系统安全运行～提高供电可靠性起到了预防为主的积极作用。随着电气检测技术的进步～以及在线诊断和计算机数据信息处理

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的发展～目前正在研究和推广“状态维修”制度。它的主要特点是利用各种测试手段(包括常规和在线监测)、数理统计和在线诊断等技术～对运行中的电力设备的实际状态、变化趋势和规律～进行科学预测和评估～作出是否需要进行检修的决定。它与“定期计划维修”的主要区别是～以实际运行状态取代固定的维修周期。在科学管理的基础上～“状态维修”制度比定期计划维修制度要优越～它不但可提高供电可靠性～而且有显著经济效益。 (4)提高送电线路和变电站主接线的可靠性。向城市和工业地区供电的变电站进线应采用双回线～以不同的电源供电。重要的用户亦要采用双回线双电源供电。双回线供电与单回线供电相比～可靠性要高得多。 (5)配(供)电管管理系统。配电系统计算机监控和信息管理系统不仅能提高供电可靠性～而且具有显著经济效益。过去十几年～我国对供电过程的计算机监控和信息管理有了很大发展。配(供)电系统是一个庞大的系统～可分为不同的工作领域。在配电系统的各个不同领域正在发展不同程度的自动化。配电系统自动化发展总的趋势将是向综合化和智能化方向发展。目前正在研究的配电管理系统(DMS)～是在用于输电系统的能量管理系统(EMS)基础上发展起来的综合自动化系统。它是一个以电力系统中的配电系统～直至用户为控制与管理对象～具备数据采集与监视(SCADA)、负荷控制与管理、自动绘制地图与设备管理、工作顺序管理和网络分析等功能的计算机控制系

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统。

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范文三：如何提高供电可靠性

供电可性指电的高低直接反映供电系电电用电持电供电的能力。靠

一、影供电可性的原因 响靠

1、电电不合理。电源点少～多电立供电～供电半电～技电电准低～电行网构独径运

不活、不可～电路分段电电量少～电安排停电电～停电范电电大。 灵靠数

2、电电老化、行电境差～故障率高。常电故障如下, 运

2.1、缺相行。电电、跌落式熔器有一相有合电或有合上～三相电运断没没

荷不平衡～出电某相电重电电荷～使一相跌落～电及接点化接不良等原因造成断氧触的缺相行。 运

2.2、接地。电电子、避雷器、跌落保电的瓷～由于表面和瓷裙电电灰电体内及电垢～电量有电电～瓷电生裂电、掉瓷～电电强度下降～下雨受潮接地～通道理体清

不及电使电枝电电等原因造成的接地。 触碰

2.3、倒杆。外力破;如电撞电杆、吊电电电～建筑施工电向下电物拉坏挂断扔

倒电杆,～电路电或拉电造成电杆电斜～暴电雨、洪水等自然害使杆根土壤电重断断灾

流失等原因造成的倒杆。

2.4、电。候电化或施工不～使电电弛度电电而拉电电～外力破造成断气当断坏

相电短路而电电电～电路电期电电荷～接点接不良等原因造成的电。 断触断

2.5、短路。金、电枝等物落在电电上造成电路短路跳电。 属异

2.6、跌落式熔器故障。电荷电流大或接不良～而电毁接点～电量有电电～断触

操作电用力电猛而造成跌落式熔器瓷折～拉合操作不造成相电弧光短路～断体断当

松电落电生缺相。 脱

2.7、部分电电保电置不电定。 装

2.8、配电电电器被或电毁。 盗

3、电路故障电困电～停电电电电电。 找

4、电安排作电电～倒电操作速度慢～停电电电及电电电电电～工作安排不电～作电人凑

电效率和熟电程度差～电操作等原因造成停电电电电电。 二、提高供电可性的电法 靠

;一,、管理方面

1、制定具的供电可性管理电法、考核电法及相电制度。定期召电可性体靠靠

分析～及电掌握指电完成情～有电电性安排工作。 会况

2、加强电安排停电的管理～电电安排停电电修电。加强上下电之电、部电之电的电划电配合～加强停电申电管理～“先算后停”～电格控制停电“电电”～以少重电停电数减、

低效率停电～电电供电可性指电的精电化控制。 靠

2.1、电停电管理,电合自身电电、电电及用电电荷情～电化电制年度电划网构状况况修电～电制电要充分考电电施的周密性、电电性、合理性、科性～同电电行可性指划学靠

电电电～及电电整停电电修电～分电下电合停电电及供电可性指电。月度停电电修电在划达划靠划

年度停电电修电基电上～电合月电、电电情和外部影电行适电整。在电划当网状况况响当划

电施电程中～要加强电量管理和电程控制～做到“准电停电、准电电工、准电完工、准电电

电”、“电修零缺陷、电电零电漏、安全零电章”。力做到“电电停电公告停电零电尽与

差”。

2.2、电电停电管理,推行主管电电“一支”批准制度～大力电电非电停电电电笔划～控制重电停电。

3、加强故障电停电管理。限制故障电大～小停电范电～及电电修恢电供电。 减

4、加强停电电批管理～电格控制干电、支电停电次和停电电电。电度所根据各部数

电的停电申电电行电整～使各部电的工作电电电行～以少电量的电失～电造良好的社效减会

益。

5、 加强人电电电培电和电电道德育力度～提高电安排作电、故障作电能力。 教

6、充电和加强电用电的技电咨电和技电服电～以及电用电的安全宣电。少由于用减电用电电电故障或使用不造成故障而电的影。 当来响

;二,、技电方面

1、加大电改造力度～电化电电电。 网网构

2、加大电电电站(包括电电所)电合自电化改造力度。

3、加强电电保电置、整定电的管理。电不电定的电电保电置及电更电～建立电电装装

定电案～依据用电电荷性电及大小电电电整保电整定电。 档

4、加强电电巡电～电电电夜巡～做好防止故障电生的工作。特电加强电电荷重与极、故障率高的电电巡电和电电力度。建立电电巡电电电～电电出的缺陷～按电重电急安排电修电划～逐一消除～提高电电完好率。

5、电于更电电电、跌落式熔器、电电子～电电电灰电及电垢～用电搭火～电理缺断清

陷等电电的电目要使用电电作电。

6、做好防雷措施、防小电物措施、防电电撞碰减措施～少故障率。

7、在电路上加故障电电电～准电电故障点～电短停电范电及电电。装确找

范文四：如何提高配网供电的可靠性

浅谈如何提高配网供电的可靠性

[摘 要]提高配网供电可靠性，减少停电时间，不仅是用户的需求，也是供电企业自身发展的需要。同时可以减少停电损失，避免因故障停电引起的经济纠纷，还可以树立良好的供电企业形象。本文针对供电可靠性的现状进行简要分析，通过规划方案的实施提高了规划区的供电可靠性。本文以笔者在供电局依据在电网规划建设的工作经历与经验，对提高供电可靠性的相关电网规划建设措施进行了具体分析。

[关键词]供电可靠性；配网规划；技术管理；

中图分类号：tm732 文献标识码：a 文章编号：1009-914x （2013）11-0009-02

引言

配电网作为电力网的末端，直接与用户相连，它担负着向城乡供电的重要任务。随着供电企业优质服务水平的逐步提高，用户对供电可靠性的要求越来越高。因此，必须对影响供电可靠性的因素进行分析，妥善地解决，以便大幅度地提高供电可靠性。这一切都要求在进行中压配电网规划和建设时必须把提高中压配电网的供电可靠性摆在十分重要的地位。

1 供电可靠率

rs-1：计入所有对用户的停电影响的供电可靠率，即在统计期间内，对用户有效供电时间总小时数与统计期间小时数的比值； rs-2：不计外部停电影响的供电可靠率，即在统计期间内，不计

范文五：如何提高继电保护可靠性

如何提高继电保护可靠性

摘 要：继电保护装置是保证供电系统有效运行的重要部分，如何提高继电保护的可靠性是我们供电工作者一直致力于解决的问题，笔者在本文中将结合自己的工作经验，谈谈关于提高继电保护的可靠性的一些看法。

关键词：继电保护装置；可靠性；提高

继电保护装置的最主要作用是监测整个供电系统的运行状况，在系统出现异常时，能够及时联系有关部门和工作人员，消除影响供电正常运行的因素。另外，继电保护局装置与其他的监测和警报系统的不同之处在于，当供电系统出现异常状况时，继电保护装置可以自行的切断该区域的供电运行，可以防止事故的持续发展。所以，我们在判断一个继电保护装置的可靠性时，就应该从两个方面进行考察，其一是考察继电保护装置在供电系统出现异常时能否准确的发出信号并切断异常的工作区域的运行，其二要考察在供电系统正常运行的情况下，继电保护装置是否能够保持正常的监控状态，即不误报和错报故障信息。

造成继电保护装置的故障可能是多方面的，但是主要的原因在于继电保护装置中的微机保护装置部位，下面笔者就该区域常见的几种故障原因简单阐述：

1.1 微机保护装置的本身的质量不过关，表现为生产厂家没有相关的生产许可，或者再微机保护装置的生产过程中，没有按照相关的质量标准予以执行，也有可能是选择的生产材料和技术方面的问题，当然，最重要的就是出厂控制的不严格，使得不合格的产品流入市场。

1.2 微机保护装置的环境的不适宜。一些供电系统在进行微机保护装置的安装过程中，并没有严格按照相关的使用和维护说明来选择安装环境，一旦空气中存在着大量的粉尘和其他杂质，就会严重影响微机保护装置的功能，因为微机保护装置是一种较为精密的仪器，所以，需要保持一个整洁的环境。另外，如果安装区域过于潮湿，也会腐蚀设备的材料，造成设备零部件的损害，影响微机保护装置的运行。

1.3 检修人员对于微机保护装置的安全检查不严格。一些轻微的微机保住装置故障如果在初期就及时的被发现和纠正，可以很大程度上提高整个继电保护装置的可靠性，所以，检修人员的日常巡检不严谨是另一个故障产生的重要原因。

1.4 微机保护装置的施工环节和验收环节的工作质量也是微机保护装置的故障产生的重要原因。所以，我们要在施工过程中加强质量管理，在验收阶段要严格检查微机保住装置的各项施工指标是否符合竣工标准。

1.5 互感器质量差, 互感器作为微机保护装置的辅助仪器，其设备本身的质量和工作效果也直接影响着微机保护装置的功能的运行。

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