閙雊了沒侑
范文一：实验二数据选择器的逻辑功能及测试
实验二 数据选择器的逻辑功能及测试
姓名:臧蓝举
专业:电子信息科学与技术
学号:2012117332
一(实验目的
1.掌握中规模集成数据选择器的逻辑功能及测试方法。 2.学习数据选择器的使用方法。
实验内容:
1,利用逻辑电平产生电路和逻辑电平指示电路测试74LS153的逻辑功能，验证是否和逻辑功能表一致。
根据题目可画出电路图为:
根据输入不同的地址，相应的选择不同的输入信号输出，可得逻辑功能表为:
输入 输出 A B S1` S2` 1Y 2Y * * * * 0 0 0 0 0 0 1D0 2D0 0 1 0 0 1D1 2D1
1 0 0 0 1D2 2D2 1 1 0 0 1D3 2D3
2，设计一位二进制数A和B的比较器。
由74LS153其中之一的四选一数据选择器的逻辑表达式为; Q1=A1`A0`1D0+A1`A01D1+A1A0`1D2+A1A01D3
由表达式可知，若A>B时Q1=1，那么1D1就得输入高电平，由于两个思璇一数据选择器逻辑表达式相同，那么可推出2D2得输入高电平，其它情况下Y1，Y2都输出低电平，那么其它的输入信号都得为低电平，所以画出电路图为:
3，用多路选择器设计一个8421BCD非法码检测电路，当输入端为非法码组时，输出为1，否则为0.
二进制数与BCD码对应关系表
二进制数 BCD码 A3 A2 A1 A0 CO Q3 Q2 Q1 Q0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 1 1 0 0 0 0 1 0 1 0 0 0 0 1 0 0 0 1 0 1 0 0 1 0 1 0 1 1 0 0 0 1 1 0 0 1 1 1 0 0 1 1 1 1 0 0 0 0 1 0 0 0 1 0 0 1 0 1 0 0 1 1 0 1 0 1 0 0 0 0 1 0 1 1 1 0 0 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 0 0 1 1 1 1 1 0 1 0 1 0 0 1 1 1 1 1 0 1 0 1 根据上表可知，非法码只有后三位与BCD码不同，那么只需要检验后三位即可，那么可以选用八选一数据选择器74LS151
八选一数据选择器的逻辑表达式为:
Y=(A2`A1`A0`D0+A2`A1`A0D1+A2`A1A0`D2+A2`A1A0D3
+A2A1`A0`D4+A2A1`A0D5+A2A1A0`D6A2A0A1D7)S`
那么有分析可画出电路图为:
4，用双四选一选择器实现逻辑函数
F(A,B,C)=AB`+B`C+ABC`=AB’+B’C+AC’
此逻辑函数为三变量逻辑函数，故可使用双4选1数据
选择器74LS153。4选1数据选择器74LS153的逻辑表达式
为:
Y=(B’A’1C+B’A1C+BA’1C+BA1C)G’ 101231
Y=(B’A’2C+B’A2C+BA’2C+BA2C)G’ 201232
把所给逻辑表达式与4选1数据选择器的逻辑表达式对
比可得:
A=A、B=B、C=C、C=1、C=0、C=C’ 0123
则逻辑电路图为:
范文二：实验二 数据选择器的逻辑功能及测试
实验二 数据选择器的逻辑功能及测试
姓名：臧蓝举 专业：电子信息科学与技术 学号：
2012117332
一．实验目的
1. 掌握中规模集成数据选择器的逻辑功能及测试方法。 2. 学习数据选择器的使用方法。 实验内容：
1, 利用逻辑电平产生电路和逻辑电平指示电路测试74LS153的逻辑功能，验证是否和逻辑功能表一致。 根据题目可画出电路图为：
根据输入不同的地址，相应的选择不同的输入信号输出，可得逻辑功能表为：
2，设计一位二进制数A 和B 的比较器。
由74LS153其中之一的四选一数据选择器的逻辑表达式为; Q1=A1`A0`1D0+A1`A01D1+A1A0`1D2+A1A01D3
由表达式可知，若A>B时Q1=1，那么1D1就得输入高电平，由于两个思璇一数据选择器逻辑表达式相同，那么可推出2D2得输入高电平，其它情况下Y1，Y2都输出低电平，那么其它的输入信号都得为低电平，所以画出电路图为：
3，用多路选择器设计一个8421BCD 非法码检测电路，当输入端为非法码组时，输出为1，否则为0.
二进制数与BCD 码对应关系表
根据上表可知，非法码只有后三位与BCD 码不同，那么只需要检验后三位即可，那么可以选用八选一数据选择器74LS151
八选一数据选择器的逻辑表达式为：
Y=(A2`A1`A0`D0+A2`A1`A0D1+A2`A1A0`D2+A2`A1A0D3+A2A1`A0`D4+A2A1`A0D5+A2A1A0`D6A2A0A1D7)S` 那么有分析可画出电路图为：
4，用双四选一选择器实现逻辑函数
F(A,B,C)=AB`+B`C+ABC`=AB’+B’C+AC’
此逻辑函数为三变量逻辑函数，故可使用双4选1数据选择器74LS153。4选1数据选择器74LS153的逻辑表达式为：
Y 1=(B’A ’1C 0+B’A1C 1+BA’1C 2+BA1C3)G 1’ Y 2=(B’A ’2C 0+B’A2C 1+BA’2C 2+BA2C3)G 2’ 把所给逻辑表达式与4选1数据选择器的逻辑表达式对
比可得:
A=A、B=B、C 0=C、C 1=1、C 2=0、C 3=C’
则逻辑电路图为：
范文三：65nm SRAM两级多路选择器的设计
65nm SRAM两级多路选择器的设计 第37卷第6期
2O1O年11月
浙江大学(理学版)
JournalofZhejiangUniversity(ScienceEdition)http://www.journals.zjn.edu.cn/SCiVo1.
37No.6N
OV.20l0
DOI:10.3785/j.issn.1008—9497.2010.06.008
65amSRAM两级多路选择器的设计
张强,吴晓波
(浙江大学超大规模集成电路设计研究所,浙江杭州310027) 摘要:为提高SRAM的存取速度,节省芯片面积,抑制工艺波动的影响,在对SRAM多路选择架构研究基础上改
进了一种应用于65nmSRAM的多路选择架构,建立了此多路选择架构的小信号模型.采用蒙特卡罗仿真导出了
位线传输管的最小尺寸限制.同时,提出一种简单的估算电路节点时间常数的方法,用于从理论上分析改进的两级
架构相对于传统的一级架构的优势,即当两级架构的两级译码的特征数字相近时可取得最佳性能,且灵敏放大器
的特征数字越大时两级架构的优势越明显.仿真验证的结果显示,在面积几乎不变,控制复杂性几乎不增加前提
下.该两级架构最多可以使sRAM读取时间比传统一级结构减少33.6. 关键词:SRAM;多路选择器;时间常数;失配;最小尺寸;两级架构
中图分类号:TN432文献标志码:A文章编号:1008—9497(2010)06—643—07 ZHANGQiang,WUXiao—bo(InstituteoJVeryLargeScaleIntegratedCircuitDesign,ZhejiangUniversity,
Hangzhou310027,China)
Designofthetwo-tierMUXin65amSRAM.JournalofZhejiangUniversity(ScienceEdition),2010,37(6):643—649
Abstract:InordertoincreaseSRAMaccessspeed,reducechipareaandsuppressprocessfluctuations,animproved
multiplexer(MUX)architectureappliedto65nmSRAMwasproposedbasedontheresearchofSRAMMUXarchi
tectureanditssmallsignalmodelwasbuilt.Besides,thecriticaldimensionsoftransmissiontransistorwerederived
fromMonteCarlosimulation.Todemonstratethesuperiorityoftheimprovedtwotierarchitecturetotheconvert—
tionalonetierone,aneasymethodtoestimatesthetimeconstantofelectroniccircuitnodeswasintroduced.Using
themethod,ausefulconclusionwasdeducedthattheproposedtwo—
tierarchitecturecouldachievethebestperform—
ancewhenthecharacteristicnumbersOfthetWOstagedecoderaresimilar.Inaddition.thelargerthecharacteristic
numberOfsenseamplifier(SA),thebetterthetwo—tierarchitectureincomparisonwithone
—tierone.Simulationre
su/tsshowedthatthesimilarareaandcontrolcomplexity,theutilizationoftwo—
tierarchitecturecouldreduceto
33.6ofthereadaccesstimecomparedwiththeconventionalone—tierone.
KeyWords:SRAM;MUX;timeconstant;mismatch;criticaldimension;twotierarchitecture SRAM是现代处理器和手持设备中不可或缺
的部分,其读写速度对于处理器速度有重要影响.
同时,现代集成电路工艺伴随着特征线宽的变小,工
艺波动的影响愈趋明显,使芯片的良品率有持续下
降的趋势.其中所谓的随机掺杂波动将引起晶体管
阀值电压等参数的随机变化E23],且无法通过外部
控制制造工艺来消除,因此,给SRAM的设计带来
新的挑战[4一.
多路选择器是SRAM的重要组成部分,用于在 读操作时从多列SRAM存储单元中选中读取列,对 SRAM的读取速度影响明显.为提高读取速度,本 文在研究传统的SRAM多路选择器结构基础上,提 出了一种两级多路选择架构.同时,针对工艺波动的 影响,提出了65nlTt工艺下位线传输管的最小尺寸 限韵I.
1130. 收稿日期:2009—
作者简介:张强(1984一),男,硕士研究生,主要从事数模混合集成电路研究
*通信作者,教授,博导,E—mail:wuxb@vlsi.zju.edu.cil.
644浙江大学(理学版)第37卷
1SRAM多路选择器
现代SRAM设计中,多列存储单元共用一个灵 敏放大器(senseamplifier,SA).多路选择器根据译 码信号将其中某一列的信号传递到SA的输入端. 如图1所示,一级多路选择器由多对位线传输管组 成,其控制信号是列译码信号CS,"一级"表示从位 线(BitLine,BL)到数据线(DataLine,DI)的通路 上只有一个位线传输管.
BLIBL1BL2BL2BL3BL3BL4BL4 图1一级多路选择架构
Fig.1one—tierMUXarchitecture 记位线BL与BL一的电压差为?BL,数据线DL 与DL一的电压差为?DL.读操作之前,位线与数据线 均被充电到VDD.读操作可分为放电阶段与放大阶 段.在放电阶段,每对位线中的一根电位会逐渐降 低,另一根保持不变;CS信号选中一对位线传输管, 与其相连的?BL传递到数据线上;SAEN为低电平,
灵敏放大器(SenseAmplifier,SA)不工作.当?DI达 到某一设计值AV时(通常此值由SA的最小输入 失调电压加一定的设计裕量来确定),放电阶 段结束,SAEN变为高电平,进入放大阶段,SA把 ?.放大到VDD电平.
设放电阶段需要的时间为t,放大阶段需要的 时间为t,则总的读取时间tt—t+t.其中t由 SA以及DL线的负载电容决定,是SA设计中考虑 的参数.而多路选择架构主要影响t,并且会影响 DL线的负载电容,从而影响t,但这种影响难以量 化.本文主要从理论上研究多路选择器对t影响, 并以仿真结果来说明其对t和t.的影响. 一
级多路选择架构的小信号模型如图2(a)所 示.此模型中存储单元被等效为一个电流源与一个 电阻的并联口].图中I为存储单元的读取电流,R 为存储单元的输出电阻;C为BL线的寄生电容; R为位线传输管的导通电阻;C.为DI线的寄生电 容.图2(b)示出了此小信号电路的频域模型,其中 U.为预充电电压.
Dl|R:BL
望垂…
,l
._L-..L-
一一上
工
(a)小信号模型
DLBL
(b)s域模型
图2一级多路选掸架构
Fig.2One—tierMUXarchitecture 由图2(b)可以得到:
)一+(u.".
(1)
其中B—RlR2CC,C:RC+(R+R2)C.. 为便于观察DI线的放电速率,对式(1)作如下 化简:
UDL1?一+(u."R1)(1+T). (2)
其中
T一导*-_.(3)61J一一*——_:————————一.)CB50++'
对式(3)连续应用基本不等式,有T?志
0.0667,可以认为T远小于1,于是式(1)可以化简为 UDL1??一+(u.".(4)
式(4)第一项为一个电压源.第二项为一个初 始电压为+J尺的电容通过电阻放电的表达式, 其时间常数为C,因此DL线上的放电时间常数为 r一C—RC+(R+R)C.(5)
2两级多路选择器
两级多路选择器如图3所示.图4(a)示出了其 小信号模型.图中R与C的含义同图2(a);R为第 一
级位线传输管的导通电阻;C:为TL线的寄生电 容;R.为第二级位线传输管的导通电阻;Cs为DL线 的寄生电容.图4(b)示出了频域模型.DL线电压为 第6期张强,等:65amSRAM两级多路选择器的设计645 1.(U.+JRI)(As+Bs+C) 一一??十—?r.
(6)
其中,A—RR.R.C1G,B—RRCC2+RR.GG +RR.C1G+RR.C2C3+RzR3C2G,C—RC+(R +R2)C2+(R+R+R.)C3. BL0BL0BLIBLlBI2BL2BL3BL3BL4BL4BI_5BL5BL6BL6BL7BL7
一?
IIIllIIl
==]Hl=H卜_HHIJ-l ==]H[==+一H[===二1HI二
I'-lT'rl一l一一l—lL一【l
一
jlr—,f'一I==]HDL二IH[第二级
_--
>灵敏放大器(SA)
DL
Hf===]H[==
f一.【一I一1
BL12BL12BL13BL13BL14BLI4BLI5BL15
图3两级多路选择架构
Fig.3Two—tierMUXarchitecture (a)小信号模型
TL1一
TLl
TL3
TL3
图4两级多路选择架构
Fig.4TwotierMUXarchitecture
(b)S域模型
把式(6)变形得式(6)可以简化成
Un1..?=一
S+告(1+T).十十l
(7)
其中,
T=:A
ABs+(AC+B)+2+(B+)s-+一.'
(8)
对丁应用基本不等式,有T?0.00938,因此, U,L2??一+.?
x,j-~(9)作类似于式(1)到式(4)的化简,有 UD,.z??一+(u."R】).(10)
所以二级架构中DI线放电时间常数为
一
C—R1C1+(Rl+R2)+(尺+R2+R.)C={. (11)
646浙江大学(理学版)第37卷
比较式(11)与式(5)就可比较两种多路选择架 构的性能,这大大简化了多路选择器性能的比较问 题.观察式(5)与式(11),可以看出DL线的时间常 数等于每一个节点的电容与从此节点往右看过去的 电阻的乘积的和.这个结论可以广泛的应用于具有 图4(a)和图2(a)拓扑结构的电路的工程估算当中. 3两级多路选择器的优势
3.1128x8阵列的多路选择器
设有一个128*8的存储阵列,即128行,8列. 此阵列的存储单元在读操作时使用同一个SA放 大,即SA的宽度在版图上等于8列存储单元的宽 度,称8为SA的特征数字.
如果用一级架构实现,有S1与S2两种实现方 式.s1与图1类似,8列存储单元位于SA同侧,通 过8对位线传输管连接到DI线上,称为一级单边 架构;S2把128*8的阵列分成两个64*8的子块,
SA上下各放置一子块,这两个子块各自通过8对 位线传输管连接到DL线上,称为一级双边架构. 如果用两级架构实现.也有单边与双边两类.对 于双边架构,有S3,S4,S53种实现方式.S4的结构 如图3所示,整个阵列分成4个64*4子块,在第一 级实现4选l的功能,把"4"称为第一级译码的特征 数字,在第二级实现4选1,把"4"称为第二级译码 的特征数字,把这种结构记为I,一4x4.S3的结构类 似于S4,整个阵列划分成两个64*8的子块,一共 有2对TL线,2对二级传输管,这种结构可以表示 为L28x2.类似S3的结构已经得到了广泛应用,在 这些应用中,第二级的传输管被称为隔离管.S5中 整个阵列被划分成8个64*2的子块,一共有8对 TI线,8对二级传输管,记为I,一2x8.单边架构,即 把存储阵列放在SA的同侧,在实际的应用中相对 于双边架构不具有优势,在第4部分将会说明原因. 图5示出了S1,S5共5种结构的位线传输管 的栅宽对读取时间的影响,其纵轴表示SRAM读取 时间t,横轴表示位线传输管的栅宽.仿真基于 TSMC65nmGP丁艺,仿真中所用的WI,CS, SAEN信号均为理想信号,其上升下降时间为lps, 两级多路选择架构的第一级和第二级的位线传输管 的尺寸相同.由仿真结果可以看出,在3种二级结构 中,S4结构需要的读取时间最少,性能最好.其它的 两种二级结构中,S3要优于S5.这是因为S5结构 DL线的电容远大于S3结构,增加了t,恶化了整 体的读取时间.在两种一级结构中,当位线传输管尺 寸很小时,S2要优于S1,但是伴随着尺寸的增加, S2的优势逐渐丢失.对于S1,S55种结构,各有一最
佳的尺寸使读取时间最小,这个尺寸均小于600rim. 图5栅宽与SRAM读取时间的关系
Fig.5Therelationbetweengatewidthand
SRAMreadaccesstime
3.2位线传输管的最小栅宽
位线多路选择器设计中,除了性能外,位线传输 管尺寸的选择还要考虑工艺偏差引起的失配.由于 位线传输管导通电阻及工艺波动的影响,每对位线 传输管中两个传输管会产生差异,?BL传递到数据线 上会变小,且呈现随机性,即100mV的电压差可能 变为7OmV,也可能变为90mV.放大阶段开始前, ?.要大于灵敏放大器的最小输入失调电压.ffs才 能保证正确放大.因此,设计中必须保证最小的?n 大于.由概率论知识知,在良品率不变,.不
变的前提下,减小?的波动可以减小?o平均值, 从而加快SRAM读取速度.
图6示出了不同尺寸位线传输管对?.影响的 蒙特卡罗仿真结果.为了清晰起见,图中只画出了3 个尺寸的仿真结果.其横轴为??,纵轴为概率密 度.图中标注为位线传输管的栅宽,传输管的栅长为 65nill工艺下的最小栅长6Onm.图7示出了不同 鞠
得
AJmV
图6位线传输管失配导致?o的波动
Fig.6A【1Lfluctuationduetomismatchof
transmissiontransistors 第6期张强,等:65YlmSRAM两级多路选择器的设计647 尺寸位线传输管对?.影响的仿真数据的标准差.
由图6,7可以看出,伴随着位线传输管的变大,? 分布的标准差变小,也即?的波动明显减小.图7 中,当PMOS管大于800nm时,管子尺寸对?DL标 准差的影响越来越小,而系统其它部分的失调成为 决定?..的波动的主导因素.因此在设计中把800nm 作为位线传输门的最小栅宽.又由图5得到,在 800nm的最小栅宽限制下,栅宽取值越大放大时间越 长,因此在后面的仿真中把栅宽均设置为800nm. 图7图6中仿真数据的标准差
Fig.7StandarddeviationofthesimulationdatainFig6
3.3128xN阵列下的多路选择器
图5是在SA的特征数字为8的情况下得到的. 当特征数字不同的时候,会得到不同的结果.设SA 的特征数字为N,有128xN的阵列共用一个SA.对 于任意的』\『,一级架构有单边与双边两种实现方式, 单边结构中每列上有128个存储单元,共有,列,下 文以LlNS来称呼此类结构,S表示single;双边 结构中,每列上有64个存储单元,共2*N列,下 文以I1ND来称呼此类结构,D表示dua1.对于 双边二级结构,存储阵列分放在SA两侧,每列64 个存储单元,共有2*,列.双边结构的位线寄生电 容是单边结构的一半,为了便于比较,同时由图5中 看出在800nm时,单边一级结构(S1)与双边一级 结构(S2)性能相当,因此在本节的讨论中,涉及到一 级架构时采用双边架构.设BI线上所有寄生电容为 ,存储单元的导通电阻为R.,位线传输管的漏(源) 的寄生电容为G,存储单元的导通电阻为R,预充电 管的寄生电容为C.,SA的输入电容为C.表1示出 了当N不同时,各种结构的小信号模型中电容和电
阻参数的值.I,一AxB的A表示二级架构中第一级译 码的特征数字,B表示第二级译码的特征数字.根据 式(5)和式(11),表2列出了N一4,8,16,32时,一级 架构和两级架构DI线的放电时间常数. 表2中的时间常数表达式被括号分成两部分: 前一部分为不变的量,后一部分为变化的量,比较后 者就可比较不同架构的性能.各种两级架构中最快 的架构出现在一级译码和二级译码的特征数字相差 不大时.如N一32时,I,一8x8是最快的,其次是I2 —16x4,再其次是I,一4xl6.伴随着N的增加,两级 架构对于一级架构的优势越来越明.当N比较小 时,两级架构要比一级架构差.
表1各种架构小信号模型的参数值
Table1Smallsignalmodelparametersofdifferentarchitectures
>Lu/蠖
648浙江大学(理学版)第37卷
4仿真结果
分别对表1中的几种架构做了仿真,对于表1 中没有列出的一级单边架构,也对它们做了仿真.对 所有架构的仿真使用128xN的存储阵列. 表3列出了表2中对应架构的放电阶段的时 间.由于t与DI线上的放电时间常数直接相 关,表3可以直接反应表2中的放电时间常数.这 里的放电时间指从放电开始到?.达到100mV的 时间.表4,表5列出了读取时间t的仿真结果以 及两种架构读取时间比较,I,一
N—
S表示一级单边
结构.其中表5的第4列为此种二级结构比同N
的一级单边结构读取时间减少的幅度,第五列为
此种两级结构比同N的一级双边结构读取时间减 少的幅度.
表3中的数据的相对大小与表2中的数据相
吻合,这证明了通过比较式(5)与式(11)来比较多
路选择架构的性能是可行的.从表4,表5中可以
看出,对于相同的N,当二级结构的两个特征数字
相等或者相差不大时,二级结构取得最佳的读取
8x8比L1—32一D减小了51.4的读取 时间,L2—
时间.但是应该看到,当N=32时,I,一32一D并不 是最好的一级架构,因此为了公平起见,表6列出
了当N变化时,最佳的一级架构与最佳的两级架
构的对比结果.
表3表2中对应架构的放电时间t
Table3Dischargetimet?ofthearchitecturesintable2
N结构t?/psN架构t?/ps
4L14D57.97716L28x477.198 4I24x264.991161.24x877.880 4I22x465.382161.22xl69O.112 8L18D72.98432L132D161.11 8L28x272.87432L232x2118.14 8I24x469.38432I216x492.654 8L22x873.85932L28x885.849 16L116D102.4832L24xl694.126 16I216x288.2l332I22x32121.17 表4一级架构读取时间
Table4Readaccesstimeofone-tierarchitecture
第6期张强,等:65nmSRAM两级多路选择器的设计649 表5两级架构读取时间以及读取时间比较
Table5Readaccesstimeoftwo—tierarchitectureand
comparisonsofreadaccesstime
表6读取时间对比
Table6Readaccesstimecomparisons
与一级单边结构相比,一级双边结构相当于把 式(5)中的第一项减小了一半,把第二项增加了N *C*(R.+R).随着N的增加,第二项增加的量 将会逐渐大于第一项减小的量.另外,随着N的增 加,一级双边结构中DL线上的寄生电容也急剧变 大,t急剧增加,导致t.变大.所以表4,表5中随 着N的增大,一级单边架构开始优于一级双边架 构.但是当|N在本文讨论的取值范围内(这同时也 是实际中可能应用到的N值),二级单边架构不会 优于最优的二级双边架构.这是因为随着N的增 加,最优二级双边架构时间常数表达式(11)的第三 项至多会增加,/Nc(R.+2R),这远小于一级架构 增加的速度.为了证明此结论,对N一32的二级单 边结构做了仿真,结果表明最佳二级单边架构放电 时间为97.948ps,读取时间为109.90ps.这显然不 如具有85.849ps放电时间和99.485ps读取时间 的最佳二级双边架构L2—8x8.
5结论
本文研究了SRAM的多路选择架构,改进了一 种两级多路选择架构,从理论上证明了该架构相比 一
级架构在速度上的优势.该架构在芯片面积上略 有增加,且第二级的控制信号完全可以使用列预译 码信号来实现,不增加控制逻辑的复杂性.仿真结果 证明,所改进的架构最多可以比一级架构减小
33.6的读取时间.此外,针对抑制工艺波动影响的
需要,论文还研究提出了位线传输管的最小尺寸限
制并成功地加以了验证.
参考文献(References):
EllMAIKW,MORIT,
powerSRAMdesign
techniques[J].IEEEJ
(11):1659—1671.
AMRUTURBS,etaI.LOW—
usinghalf—.swingpulse—mode
ofSolid—stateCircuits,1998,33
[21FRANKDJ,TAuRY,IE()NGM,eta1.Monte CarlomodelingofthresholdvariationduetOdopant fluctuationsrC]//VLSICircuits,IEEE,1999:l71—
172.
1-31LINT()NT,cHANDH0KM,RICEBJ,eta1.De—
terminationofthelineedgeroughnessspecificationfor 34nmdevices[c]//ElectronDevicesMeeting,IEDM' O2.IEEE,2002:306—306.
[4]BHAVNAGAR,矾LAAJ,TANGXing-hai,MEINDI
JD.TheimpactofintrinsicdevicefluctuationsonCMOS SIRAMcel1stability[J].IEEEJofSolid-stateCircuits, 2001,36(4):658—665.
[52CHENGB,ROYS,ASENOVA.Theimpactofran—
domdopingeffectsonCMOSSRAMcell[Cl//Solid—
StateCircuitsConference.ESSCIRC2004.IEEE, 2004:219—222.
r6]BHAVNAGARWALAA,KOSONOCKYS,RA
DENSC.eta1.Fluctuationlimits&scalingopportu nitiesforCMOSSRAMcells[cl//ElectronDevices
Meeting,IEDM'05.IEEE,2005:659—662.
[7]TRAVIsNB,RICHARDCJ.Ahigh—speedclamped
bit—linecurrentmodesenseamplifier[J].IEEEJof
Solid-StateCircuits,l991,26(4):542—547.
(责任编辑涂红)
范文四：双二选一多路选择器的设计
实验四：双二选一多路选择器的设计
1. 实验目的
（1）学习isEXPERT/MAX+plus Ⅱ/Foudation Series软件的基本使用方法。
（2）学习GW48-CK EDA实验开发系统的基本使用方法。
（3）学习VHDL 基本逻辑电路的综合设计应用。
2. 实验内容
设计并调试好二选一多路选择器的设计，并用GW48_CK EDA 实验开发系统（拟采用的实验芯片的型号为isPLSI1032E OLCC_84）进行硬件验证。
3. 实验条件
（1）画出系统的原理框架图，说明系统中各主要部分的功能。
（2）编写各个VHDL 源程序。
（3）根据选用的软件编好用于系统仿真的测试文件。
（4）根据选用的软件及EDA 实验开发装置编好用于硬件验证的管脚锁定文件。
（5）记录系统仿真、硬件验证结果。
（6）记录式样过程中出现的问题及解决方法。
4. 实验设计
（1）系统原理图框架
双2选1多路选择器逻辑图
（2）VHDL 源程序
library ieee;
use ieee.std_logic_1164.all;
entity mux21a is
port(a,b,s:in bit;
y:out bit);
end mux21a;
architecture one of mux21a is
begin
process(a)
begin
case a is
when '0'=>y<>
when '1'=> y<>
when others=>null;
end case;
end process;
end architecture one;
library ieee;
use ieee.std_logic_1164.all;
entity muxk is
port(a1,a2,a3:in std_logic;
s0,s1:in bit ;
outy:out std_logic);
end entity muxk;
architecture art of muxk is
signal tmp: std_logic;
begin
process(s0)is
begin
case s0 is
when'0'=>tmp<>
when'1'=>tmp<>
end case;
end process;
process(s1)is
begin
case s1 is
when'0'=>outy<>
when'1'=>outy<>
end case;
end process;
end architecture art;
（3）波形仿真文件
Modul muxk;
A1,a2,a3,s0,s1,outy pin;
Test_vectors
([s1,s0,a3,a2,a1]->outy)
[0,0,0,0,0]->[x];
[1,1,0,0,1]->[x];
[0,0,0,1,0]->[x];
[1,1,0,1,1]->[x];
[0,0,1,0,0]->[x];
[1,1,1,0,1]->[x];
[0,0,1,1,0]->[x];
[1,1,1,1,1]->[x];
[0,0,0,0,0]->[x];
[1,1,1,1,1]->[x];
（4）管脚锁定文件
管脚锁定图
管脚锁定文件
//muxk.ppn
//part: isPLSI1032E OLCC_84
//fromat:
pinnanme pintype lock
s1 in 84
s0 in 42
a3 in 44
a2 in 2
a1 in 1
outy out 19
5. 实验结果及总结
（1）系统仿真情况
系统功能仿真结果
系统时序仿真结果
（2）硬件验证情况
（3）实验开发过程中出现的问题及解决的方法
1) 在编写源文件时，case 情况没有列完，修改后正常编译。
2）开始时，编写的mux21a.vhd 里有两个process ，编译提示说不能够进一步process ，后来发现单独的一个mux21a.vhd 里面没有两个process, 在2个组成的muxk.vhd 中才可以有。改了后，编译通过。
范文五：实验3 多路选择器的设计
实验3 多路选择器的设计
一、 实验目的
1. 熟练掌握多路选择器的设计方法 2. 熟悉门级描述的编程方法； 二、 实验内容
1. 编写程序实现2选1的多路选择器 2. 编写程序实现8选1的数据选择器 三、 实验要求
1. 根据参考内容，用Verilog HDL语言设计多路选择器。
2. 用Quartus II或 Modelsim 对其进行功能或时序进行波形仿真验证； 3. 下载到FPGA 开发板验证； 四、 实验环境
Quartus Ⅱ 五、 实验原理
数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。实现数据选择功能的逻辑电路称为数据选择器，它的作用相当于多个输入的单刀多掷开关。二选一数据选择器的原理框图如图1, 真值表见图2。
图1 2选1数据选择器原理图
图2 选1数据选择器真值表
图3 8选1数据选择器原理图
六、 实验步骤
（1）打开Quartus II 新建工程，并进行相关配置； （2）添加Verilog HDL 文件，编辑代码； （3）编译、代码综合与波形仿真； （4）下载程序至FPGA 开发板。
七、 实验程序（或者电路图）
八、 实验结果
2选1数据选择器RTL
8选1数据选择器
RTL
2选1数据选择器波形图仿真
8选1数据选择器波形图仿真
九 、实验结果讨论
(结合实验过程、实验结果或老师的提出问题自行讨论)
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