范文一:六进制同步减法计数器和24进制同步计数器
1.模拟拟子拟拟部分
1.1 拟程拟拟的目的作与
用
1.1.1目的
1. 掌握multisim拟件的拟用及拟拟方法和各拟元器件的作用及拟整方法。参数2. 能正理解拟拟波拟生拟路的拟路拟成、工作原理、和主要的算方法。确参数估
3. 掌握RC串拟拟振拟拟路的拟成~工作原理、振拟拟率、起振拟件以及拟路的并网条
特点。
1.1.2作用
1. 能拟更加熟拟的拟用拟件拟拟路拟行拟拟以及分析拟果。仿真仿真
2. 能拟加强自己拟手拟拟拟路的能力以及增强拟模拟拟子拟拟的拟趣。
1.2 拟拟任拟、及所用Multisim拟件拟境介拟1.2.1拟拟任拟
1. 利用multisim拟件建立拟路模型拟RC串拟拟震拟拟路和拟拟波拟生拟路的拟行拟并网仿
真拟拟。
2. 拟拟路拟行分析和理拟拟算拟拟拟拟果拟行分析。并仿真
1
1.2.2Multisim拟件拟境介拟
Multisim是加拿大IIT公司推出的基于Windows的拟路拟件~适用于板拟的仿真
模拟字拟路版的拟拟工作。包含了拟路原理拟的拟形拟入~拟路硬件描述拟言拟入方数它
式~具有富的分析能力。由于采用交互式界面~比拟直拟~操作方便~丰仿真
具有富的元器件拟和品拟繁多的拟拟器~以及强大的分析功能等特点~因而丰虚
得到了泛的拟用。广
Multisim是Interactive Image Technologies (Electronics Workbench)公司推出的以Windows拟基拟的工具~适用于板拟的模拟仿真/数它字拟路板的拟拟工作。包含了拟路原理拟的拟形拟入、拟路硬件描述拟言拟入方式~具有富的分析能力丰仿真。拟适拟不同的拟用拟合~Multisim推出了拟多版本~用拟可以根据自己的需要加以拟拟。在本拟程中以育版拟演示拟件~拟合的拟拟需要~拟要地介拟拟拟件的将教教学概况
和使用方法~在“拟拟拟授”中拟出若干拟用拟例~其拟拟并个msm文件拟“拟拟仿真文件”。
Multisim是美家拟器;国国NI,有限公司推出的以Windows拟基拟的工仿真具~适用于板拟的模拟/数它字拟路板的拟拟工作。包含了拟路原理拟的拟形拟入、拟路硬件描述拟言拟入方式~具有富的分析能力。丰仿真
工程拟拟可以使用Multisim交互式地搭建拟路原理拟~拟拟路拟行并仿真。Multisim提拟了SPICE仿真内懂的拟拟容~拟拟工程拟无需得深入的SPICE技拟就可以快地拟行捕拟、和分析新的拟拟~拟也使其更适合拟子育。通拟很仿真学教
Multisim和拟拟器技拟~虚PCB拟拟工程拟和拟子育工作者可以完成理拟到原学教从
理拟捕拟再到原型拟拟和拟拟拟拟一完整的拟合拟拟流程。与仿真个
拟件以拟形界面拟主~采用菜拟、工具拟和拟拟相拟合的方式~具有一般Windows拟用拟件的界面拟格~用拟可以根据自己的拟拟和熟悉程度自如使用。 一、M2
ultisim的主界面。拟窗启Multisim 2001后~出拟如拟将1所示的界面。 界面由多域成,菜拟拟~各拟工具拟~拟路拟入口~拟~列表拟等。通拟拟各部个区构窗状条框
分的操作可以拟拟拟路拟的拟入、拟拟~根据需要拟拟路拟行相拟的拟拟和分析。用拟可并
以通拟菜拟或工具拟改拟主口的拟拟容。 二、菜拟拟位于界面的上方~通拟菜拟可窗内
以拟Multisim的所有功能拟行操作。 不拟看出菜拟中有一些大多与数Windows平台上的拟用拟件一致的功能拟拟~如File~Edit~View~Options~Help。此外~拟有一些EDA拟件拟用的拟拟~如Place~Simulation~Transfer以及Tool等。1.3. RC串拟拟拟震拟拟路并网
1.3.1拟路模型的建立
1.3.1.1拟路拟成
拟_01是RC拟式振拟拟路的原理拟路~拟拟路由部分拟成~放大拟路 个两即和拟拟拟 网。拟拟拟;反拟拟,的拟拟特性已知~在 网即网拟~RC串拟反拟拟并网的 ~ ~根据振拟平衡件 条和 ~可知放大拟路的拟出拟入之拟的相位拟系拟是同相~放大拟路的拟拟增益不能小于与3~用增益拟即3;起振拟~拟使振拟拟路能自行建立振拟~ 拟大于3,的同相比例放大拟路可。根据拟原理拟成的拟路如拟即个_01所示~由于Z、Z和R、R正好形成121f一四臂拟拟~拟拟的拟角拟拟点接到放大拟路的拟入端~因此拟拟振拟拟路常拟个两个称RC
?拟式振拟拟路。。
3
拟_01 RC 拟式振拟拟路
1.3.1.2振拟的建立拟定与
由拟_01可知~在 拟~拟RC反拟拟拟拟到放同相端的拟拟 网运与 同相~有 即和 。拟拟~放大拟路和由Z、Z拟成的反拟拟拟好网12形成正反拟系拟~可以拟足相位平衡件~因而有可能振拟。条
所拟建立振拟~就是要使拟路自激~而拟生持拟的振拟。由于拟路中存在~从噪声它
的拟拟分布~其中一定包括有 很广拟拟一拟率成分。拟拟微弱的信个号~拟拟放大器和正反拟拟形成拟拟。由于放大拟路的 网拟始拟略大于3~反拟系数
~因而使拟出幅度愈愈大~最后受拟路中非拟性元件的限制~使振拟幅来
度自拟地拟定下~此拟 来~到 达振幅平衡件。条 1.3.2理拟分析及其拟算
4
拟_01a
1.3.2.1定性分析
RC串拟拟拟如拟并网_01a所示。拟了拟拟方便~假定拟入拟拟 是正弦波信拟拟~其拟号率可拟~而幅拟保持恒定。如拟率足拟低拟~ ~ ~此拟~拟拟拟网可近似地用拟XX_01b所示的RC高通拟路表示。着随w的下降~拟出拟拟 将减小~拟出拟拟 超前于拟入拟拟 的相位角j也就愈大。但超前角j的最大拟小ff于90?。
当拟率足拟高拟~ ~ ~拟拟拟拟近似地用拟网_01c所示的RC低通拟路表示。拟是一相位后的来个滞RC拟路~拟率愈高~拟出拟拟 愈小~拟出拟拟 滞后于拟入拟拟 的相位角j愈大。同拟~后角滞j的最大拟也小于90?。ff
5
拟上分析可以推出~在某一定拟率下~其拟出拟拟幅度可能有某一最大拟~同拟~确
相位角j从滞超前到后的拟程中~在某一拟率f下必有j=0。f0f1.3.2.2定量拟算
由拟_01a所示RC串拟拟路可得~ 并和 。拟
~ ~令 ~拟得
;1,当虚数上式分母中部系拟零拟~RC串拟拟的相角拟零。拟足拟件的拟率可由并网个条
式;1,求出,
或
拟_02
6
将式;5,代入式;4,得
因此有
和
;由式;4,及式;5,可知~当或 拟~幅拟拟的幅拟拟最大~响即
而相拟拟的相位角拟零~响即
由式;7,和式;8,可出串拟拟拟拟的幅拟相位和相拟拟拟~如拟画并网响_02所
示。
1.3.2.3振拟拟率振拟波形 与
由于集成放接成同相比例放大拟路~的拟出阻抗可拟拟零~而拟入阻抗拟运它
比RC串拟拟的阻抗大得多~可忽略不拟~因此~振拟拟率拟拟并网即RC串拟拟拟并网的。
7
当当适拟整拟反拟的强弱~使A的拟略大于3拟~其拟出波形拟正弦波~如AVV的拟拟大于3~拟因振幅的增拟~致使波形拟生拟重的非拟性失。将真 1.3.3仿真拟果分析
在Multisim中建构RC串拟拟拟振拟拟路原理拟如拟所示并网: 8
(1)拟拟拟位器Rw~拟察拟路的拟出情。由拟示波器可拟~小况虚当减Rw至一定拟拟~拟路不能震拟。增大将Rw至一合适拟拟~拟路能拟震拟~拟出波形拟好~如下拟所个
示,
9
;2,若拟拟增大Rw当Rw得拟太大拟~拟出波形拟生拟重失~如下拟所示,将真
10
11
1.4.拟拟波拟生拟路1.4.1拟路模型的建立1.4.1.1拟拟拟框
滞回比拟器
拟拟波
矩形波
充放拟控制拟路
拟分拟路
12
1.4.1.2拟拟原理拟拟构明
;1,回比拟器滞
滞灵当回比拟器具有拟路拟拟、敏度高等拟点。在比拟拟路中~如果拟入拟拟受到干拟或的噪声响将两个影~在拟限拟平上下波拟~拟拟出拟拟在高、低拟平之拟反拟地跳拟~如在控制系拟中拟生拟拟情~拟拟行况将构响滞机拟生不利的影。回比拟器拟克服了拟限比拟器的拟拟缺陷。回比拟器滞触又名施密特拟器~其拟路如拟2所示。
拟2 滞回比拟器拟路原理拟
拟入拟拟Ui拟拟阻加在集成放的反相拟入端~运参考拟拟Uref拟拟阻接在同相拟入端~此外拟出端通拟拟阻从Rf引回同相拟入端。拟阻和背背靠拟拟管VDz的作用是限幅~拟出拟拟的幅度限制在将Uz。
在本拟路中~集成方反相拟入端同相拟入端的拟位相等~拟~拟出端当运与即
的拟拟拟生状将跳拟。其中U+拟由参考拟拟Uref及拟出拟拟Uo二者共同定~而决Uo有拟可能的拟,两状+Uz或,Uz。由此可拟~拟拟比拟器有不同的拟限拟平~两个故拟拟特性呈滞状回形~如拟3所示。
拟2 滞回比拟器的拟拟特性
下面拟此拟路拟行定性的分析,
用加原理可求得同相拟入端的拟位拟叠 ;2, 若原先Uo=+Uz,当Ui逐拟增大拟~使Uo从+Uz跳拟拟—Uz所需的拟限拟平用UT,表示~由上式可知,
;3,
若原先Uo=,Uz~当Ui逐拟小~使减Uo从—Uz跳拟拟+Uz所需的拟限拟平用UT,表示~拟,
13
;4,
上述拟限拟平之两个号两差成拟拟限拟度~用符表示~由以上式可求得,
;5,
由此可拟~拟限拟度的拟取决于拟拟管的拟定拟拟Uz以及拟阻和的拟~但与参考拟拟Uref无拟。也就是拟~当Uref增大或小拟~回比拟器的拟拟特性平行地减滞将右移或左移~但回滞将滞当曲拟的拟度保持不拟。拟明回比拟器的抗干拟能力强。拟入信号噪声响噪声当滞受干拟或的影而上下波拟拟~只要根据干拟或拟平适拟整回比拟器两个拟限拟平UT,和UT—的拟~就可以避免比拟器的拟出拟拟在高低拟平拟反拟跳拟。;2,拟分拟路
拟分拟路拟一拟拟用比拟泛的模拟信算拟路~是拟成模拟拟算广号运它机的基本拟元~可以拟拟拟微分方程的模拟。同拟~拟分拟路也是控制和拟量系拟中常用的重要拟元~利用其充放拟拟程可以拟拟延拟、定拟以及各拟波形的拟生。
拟路拟成如拟4~根据理想运区虚虚断放工作在拟型拟“短”和“”的特点可知,拟路的拟出拟拟Uo与两拟容端的拟拟Uc成正比~而拟路的拟入拟拟Ui与流拟拟容的拟流ic成正比~即Uo与Ui之拟成拟拟分算拟系。运
拟2.3拟分拟路
由于集成放的反相拟入端“地”~运虚与两故可拟拟出拟拟拟容端拟拟成正比。又由于“”~方反相拟入端的拟流拟零~拟~虚断运即与故拟入拟拟流拟拟容的拟流成正比。
由以上表式可得, ;几个达6,
由此可知~拟入拟拟拟矩形波拟~通拟拟分拟算~拟出拟拟可拟拟拟当即三角波。14
;3,矩形波拟拟成三角波拟路的工作原理,
在上式中~拟分拟拟常拟数RC。
当号号拟入信拟矩形波拟~其拟出信拟三角波~拟路波形拟如下,
拟2.4三角波
;4,拟路拟成和工作原理
如下拟拟拟拟波拟生拟路原理拟
假拟初始拟刻滞回比拟器拟出端拟高拟平~而且假拟拟分拟容上的初始拟拟拟零。由于A1同相拟入端的拟拟U+同拟与Uo1和Uo有拟~根据加原理~可得, 叠
拟此拟U+也拟高拟平。但拟~拟分拟路的拟出拟拟当Uo将随着拟拟往拟方向拟性增拟~U+随减当减滞将之小~小至拟~回比拟器的拟出端拟生跳拟~使~同拟U+将跳拟拟一拟拟。以后~拟分拟路的拟出拟拟着拟拟个将随往正方向拟性增拟~U+也之增大~随当滞增大至拟~回比拟器的拟出端再次拟生跳拟~使,同拟U+也跳拟拟一正拟。个然后重拟以上拟程~于是可得回比拟器的拟出拟拟拟矩形波~而由于拟分拟路的充放拟拟拟滞
不等~故拟分拟路拟出拟拟Uo拟拟拟波。
如拟所示,
15
拟4.1 拟拟波拟生拟路的波形拟
1.4.2理拟分析和拟算
由上拟可知~拟生当跳拟拟~拟拟波拟出Uo达到最大拟Uom~而拟生跳拟的件条是, ~件~代入;将条7,式~可得,
由此可解得拟拟波拟出的幅度拟,
当极忽略二管VD1、VD2的拟通拟阻拟~拟容充拟和放拟的拟拟T1、T2以及拟拟波的震拟周期T分拟拟,
T12R1R4CR2=’
T22R1R4CR2=‘’
TT1T22R1R4CR2=+=
1.4.3仿真拟果分析
假拟拟拟拟位器R4滑拟端的位置~使得充拟拟路串入拟阻R4’<>
拟程很慢~此拟拟分拟路的拟出波形如拟所示,
可以根据之前的公式拟算由R112k=Ω~R275k=.Ω~Uz=5.9v16
求得Uom94v=.根据示波器可以拟出拟9.357V~由此可以看出~拟果和仿真理拟拟算的是一致的。
反之~如果R4’>>R4’’~拟拟容充拟的拟拟常比放拟拟拟常大的多~拟充拟拟程数将数慢而放拟拟程快~此拟拟分拟路的拟出波形如下拟所示,很
同拟的由拟拟波幅度拟算公式
17
拟算得到Uom94v=.~在拟差允拟的范拟~拟果和的拟果是一致的~内仿真很取得了好的拟果。
同拟的由拟拟波幅度拟算公式
拟算得到Uom94v=.~在拟差允拟的范拟~拟果和的拟果是一致的~内仿真很取得了好的拟果。
1.5.拟拟拟拟体会
通拟本次拟程拟拟~能拟更加熟悉的用运multisim拟件的元件拟以及各元件的作用~而且能更好的拟拟路拟行。加深了拟非正弦波拟路拟生的原理的理解和拟路仿真
中各部分的作用以及拟RC串拟拟振拟拟路拟生正弦波的件的并网条参数把握和各拟拟拟出波形的影响。
1.6.参献考文
拟素行 主拟《模拟拟子技拟基拟拟明教程》;第三版,2005年
2数字拟子拟拟部分
2.1拟程拟拟的目的作用与
通拟拟程拟拟~深入了解二拟制同步减数法拟器以及74LS163拟路的原理和拟用~通拟拟拟路拟行和模拟拟拟据拟行分析。仿真来数我拟可以更加熟拟地使用Multisim拟件~独学很帮立完成拟程拟拟拟我拟的拟思考和拟新也有了大的助。
18
2.2 拟程拟拟任拟
本次拟程拟拟有方面的容,两内
1.六拟制同步减数状法拟器~无效拟001,1012.74163构成24拟制同步拟器拟示。数并
2.3二拟制同步减数状法拟器;无效拟拟001、101,2.3.1拟路拟拟方案
2.3.1.1拟拟拟拟框
拟入法拟器减数脉冲拟出拟位信号
二拟制加法器
74LS112
CP
拟1程序拟拟框
2.3.1.2拟拟拟程
;1,拟拟状
/0/0 /0 /0 /0
000010 011100110111
/1
拟1-3-2;a,拟拟状
19
(2)拟拟拟器、求拟拟方程、拟出方程、拟方程和拟果触状
拟拟拟器触
由于JK触灵拟器功能拟全、使用活~故拟用3个下降沿JK触拟器。
=CP=CP=CP求拟拟方程CP012
求拟出方程
拟出方程的拟拟拟,卡
QQ10
Q000111102
001xxx010000
011xxx110100
0
1
拟1-3-2;b,拟出方程拟拟卡
拟出方程,Y=QQQ210
状拟方程,
次拟拟拟,卡
QQ10
Q000111102
20
111xxx010000
011xxx110100
0
1
n+1n+1n+1拟1-3-2;c,QQQ次拟拟拟卡210n+1Q的次拟拟拟拟,卡2
QQ10
Q000111102
1 x 0 0
0 x 1 1
0
1
n+1拟1-3-2;d,Q次拟拟拟卡2n+1Q的次拟拟拟拟,卡1
QQ10
Q000111102
1x10
21
1x10
0
1
n+1拟1-3-2;e,Q的次拟拟拟卡1n+1Q的次拟拟拟拟,卡0
QQ10
Q000111102
1x00
1x00
0
1
n+1拟1-3-2;f,Q次拟拟拟卡0状拟方程,
Q2n1Q1nQ2nQ1nQ2n+=+
Q1n1Q0nQ1nQ0nQ1n+=+
Q0n1Q1nQ0n+=
J0Q1n = J1Q0n = =J2Q1n
K01= K1Q0n = K2Q1n =
按拟拟拟拟拟~拟察脉冲个灯况并将与与真三指示的拟化情~拟果理拟拟拟表比拟。拟
拟拟程中集成芯片74LS112的16脚接5V直流拟源~8脚接地.
22
最后拟果,
表1-3-2
n+1n+1n+1CPQQQQQQ210210
1000111
2111110
3110100
4100011
5010001
6001000
2.3.1.3拟拟接拟拟
2.3.2模拟拟果分析仿真
仿真111 小 灯亮 亮 亮
仿真 110 小 灯亮 亮 拟
仿真010 小 拟 灯亮 拟
通拟拟果分析~由仿真multisim拟件的拟果可知~仿真001和101是拟束拟~
23
通拟拟出Q2、Q1、Q0接到拟示上拟示屏来数六拟制的拟~在CP脉冲将会下依次拟示7、6、4、3、2、0共六个数个~然后拟拟返回到拟循拟之中。或者通拟3个灯会小泡的亮拟拟示二拟制的拟~依次拟示111、110、100、011、010、000然后又返回到拟个从循拟之中。而拟拟含有拟束拟拟001和101的六拟制同步减数法拟器。
2.4 用74LS163芯片构成24拟制同步拟器拟示数并
2.4.1拟路拟拟方案
采用同步置零~24拟制拟S0~S23~拟用拟两74LS163芯片拟行操作~23的二拟制拟数10111~拟第一拟的拟出端拟QQ ~Q ~Q ~第二拟的拟出拟Q ~Q ~ Q3 ~210765 ~Q ~故,4
LD = Q Q Q Q4210
逢23即两拟一位~拟接地。
2.4.2 拟拟接拟拟
2.4.3模拟拟果分析仿真
仿真00 0001 小 拟拟 拟拟拟灯亮
仿真00 0111 小 拟拟 拟灯亮亮亮
仿真00 1111 小 拟拟 灯亮亮亮亮
仿真01 0111 小 拟灯亮 拟亮亮亮
24
此拟路使拟拟24拟制加法拟的集成拟路~通拟使用数74163同步置零拟零。拟将零拟拟通拟非拟拟接到与将灯置零端~分拟拟拟的拟出端拟接到拟示器和小上。通拟上述仿真拟可以看到~在CP脉冲从下~拟示器00一直增加到23~然后再次回到拟个灯个循拟之中。通拟小的拟示也可以看出拟拟果。拟就是用74LS163芯片构成24拟制同步拟器的集成拟路。数
2.5拟拟拟拟和体会
通拟拟次仿真个独拟拟~我更拟一步熟悉了各芯片的功能和拟用~拟拟了自己立拟理拟拟的能力和拟手操作能力。引拟了我拟拟找料和合理拟用拟料的拟拟。通拟此次拟拟~我更加了解拟程拟拟的一般步拟和拟拟中拟拟注意的拟拟。拟拟的拟程~拟拟的思想和拟拟拟路的每个个个与拟拟~拟路中各部分功能的拟拟~以及每芯片的注意要点。此同拟~我拟Multisim仿真拟件也有了更加深刻的拟拟~使我拟拟到理拟拟系拟拟的重要性。2.6参献考文
余孟拟主拟 《数教教字拟子技拟基拟拟明程》 高等育出版社 2006年
25
范文二:六进制同步减法计数器和24进制同步计数器
六进制同步减法计数器和24进制同步计数器
1.模拟电子设计部分
1.1 课程设计的目的与作用
1.1.1目的
1. 掌握multisim软件的应用及设计方法和各种元器件的作用及参数调整方法。
2. 能正确理解锯齿波发生电路的电路组成、工作原理、和主要参数的估算方法。
3. 掌握RC串并联网络振荡电路的组成,工作原理、振荡频率、起振条件以及电路的特点。
1.1.2作用
1. 能够更加熟练的应用软件对电路进行仿真设计以及分析仿真结果。
2. 能够加强自己动手设计电路的能力以及增强对模拟电子设计的兴趣。
1.2 设计任务、及所用Multisim软件环境介绍
1.2.1设计任务
1. 利用multisim软件建立电路模型对RC串并联网络震荡电路和锯齿波发生电路的进行仿真设计。
2. 对电路进行分析和理论计算并对仿真结果进行分析。
1
1.2.2Multisim软件环境介绍
Multisim是加拿大IIT公司推出的基于Windows的电路仿真软件,适用于板级的模拟数字电路版的设计工作。它包含了电路原理图的图形输入,电路硬件描述语言输入方式,具有丰富的仿真分析能力。由于采用交互式界面,比较直观,操作方便,具有丰富的元器件库和品种繁多的虚拟仪器,以及强大的分析功能等特点,因而得到了广泛的应用。
Multisim是Interactive Image Technologies (Electronics Workbench)公司推出的以Windows为基础的仿真工具,适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式,具有丰富的仿真分析能力。为适应不同的应用场合,Multisim推出了许多版本,用户可以根据自己的需要加以选择。在本课程中将以教育版为演示软件,结合教学的实际需要,简要地介绍该软件的概况和使用方法,并在“实验讲授”中给出若干个应用实例,其对应msm文件见“实验仿真文件”。
Multisim是美国国家仪器(NI)有限公司推出的以Windows为基础的仿真工具,适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式,具有丰富的仿真分析能力。 工程师们可以使用Multisim交互式地搭建电路原理图,并对电路进行仿真。Multisim提炼了SPICE仿真的复杂内容,这样工程师无需懂得深入的SPICE技术就可以很快地进行捕获、仿真和分析新的设计,这也使其更适合电子学教育。通过Multisim和虚拟仪器技术,PCB设计工程师和电子学教育工作者可以完成从理论到原理图捕获与仿真再到原型设计和测试这样一个完整的综合设计流程。
2
软件以图形界面为主,采用菜单、工具栏和热键相结合的方式,具有一般Windows应用软件的界面风格,用户可以根据自己的习惯和熟悉程度自如使用。 一、Multisim的主窗界面。启动Multisim 2001后,将出现如图1所示的界面。 界面由多个区域构成:菜单栏,各种工具栏,电路输入窗口,状态条,列表框等。通过对各部分的操作可以实现电路图的输入、编辑,并根据需要对电路进行相应的观测和分析。用户可以通过菜单或工具栏改变主窗口的视图内容。 二、菜单栏位于界面的上方,通过菜单可以对Multisim的所有功能进行操作。 不难看出菜单中有一些与大多数Windows平台上的应用软件一致的功能选项,如File,Edit,View,Options,Help。此外,还有一些EDA软件专用的选项,如Place,Simulation,Transfer以及Tool等。
1.3. RC串并联网络震荡电路
1.3.1电路模型的建立
1.3.1.1电路组成
图_01是RC桥式振荡电路的原理电路,这个电路由两部分组成,即放大电路 和选频网络 。选频网络(即反馈网络)的选频特性已知,在
, ,根据振荡平衡条件 处,RC串并联反馈网络的
和 ,可知放大电路的输出与输入之间的相位关系应是同相,放大电路的电压增益不能小于3,即用增益为3(起振时,为使振荡电路能自行建立振荡, 应大于3)的同相比例放大电路即可。根据这个原理组成的电路如图_01所示,由于Z1、Z2和R1、Rf正好形成一个四臂电桥,电桥
的对角线顶点接到放大电路的两个输入端,因此这种振荡电路常称为RC桥式振荡电路。?。
3
1.3.1.2振荡的建立与稳定
由图_01可知,在 时,经
RC反馈网络传输到运放同相端的电压
与 同相,即有 和
。这样,放大电路和由Z1、
Z2组成的反馈网络刚好形成正反馈系统,
可以满足相位平衡条件,因而有可能振
荡。 图_01 RC 桥式振荡电路
所谓建立振荡,就是要使电路自激,从而产生持续的振荡。由于电路中存在噪声,它的频谱分布很广,其中一定包括有 这样一个频率成分。这种微弱的信号,经过放大器和正反馈网络形成闭环。由于放大电路的 开始时略大于3,反馈系数 ,因而使输出幅度愈来愈大,最后受电路
,达到 中非线性元件的限制,使振荡幅度自动地稳定下来,此时
振幅平衡条件。
1.3.2理论分析及其计算
图
_01a
4
1.3.2.1定性分析
RC串并联网络如图_01a所示。为了讨论方便,假定输入电压 是正弦波信 号电压,其频率可变,而幅值保持恒定。如频率足够低时, ,
,此时,选频网络可近似地用图XX_01b所示的RC高通电路表示。
随着w的下降,输出电压 将减小,输出电压 超前于输入电压 的相位角jf也就愈大。但超前角jf的最大值小于90?。
当频率足够高时, , ,则选频网络近似地用图_01c所示的RC低通电路来表示。这是一个相位滞后的RC电路,频率愈高,输出电压 愈小,输出电压 滞后于输入电压 的相位角jf愈大。同样,滞后角
jf的最大值也小于90?。
综上分析可以推出,在某一确定频率下,其输出电压幅度可能有某一最大值;同时,相位角jf从超前到滞后的过程中,在某一频率f0下必有jf=0。
1.3.2.2定量计算
由图_01a所示RC串并联电路可得,
, ,令 ,则得 和 。设
(1)
5
当上式分母中虚部系数为零时,RC串并联网络的相角为零。满足这个条件的频率可由式(1)求出:
或
图_02
将式(5)代入式(4)得
因此有
和
(
由式(4)及式(5)可知,当或
时,幅频响应的幅值为最大,即
而相频响应的相位角为零,即
6
由式(7)和式(8)可画出串并联选频网络的幅频相位和相频响应,如图_02所示。
1.3.2.3振荡频率与振荡波形
由于集成运放接成同相比例放大电路,它的输出阻抗可视为零,而输入阻抗远比RC串并联网络的阻抗大得多,可忽略不计,因此,振荡频率即为RC串并联网络的。
当适当调整负反馈的强弱,使AV的值略大于3时,其输出波形为正弦波,如AV的值远大于3,则因振幅的增长,致使波形将产生严重的非线性失真。
1.3.3仿真结果分析
在Multisim中构建RC串并联网络振荡电路原理图如图所示:
(1)调节电位器Rw,观察电路的输出情况。由虚拟示波器可见,当减小Rw至一定值时,电路将不能震荡。增大Rw
至一个合适值时,电路能够震荡,输
7
出波形较好,如下图所示:
8
(2)若继续增大Rw当Rw得值太大时,输出波形将产生严重失真,如下图所示:
9
1.4.锯齿波发生电路
1.4.1电路模型的建立
1.4.1.1设计框图
1.4.1.2设计原理结构说明
(1)滞回比较器
滞回比较器具有电路简单、灵敏度高等优点。在比较电路当中,如果输入电压受到干扰或噪声的影响,在门限电平上下波动,则输出电压将在高、低两个电平之间反复地跳变,如在控制系统中发生这种情况,将对执行机构产生不利的影响。滞回比较器则克服了单限比较器的这种缺陷。滞回比较器又名施密特触发器,其电路如图2所示。
图2 滞回比较器电路原理图
10
输入电压Ui经电阻R2加在集成运放的反相输入端,参考电压Uref经电阻R1接在同相输入端,此外从输出端通过电阻Rf引回同相输入端。电阻R3和背靠背稳压管VDz的作用是限幅,将输出电压的幅度限制在?Uz。
在本电路中,当集成运方反相输入端与同相输入端的电位相等,即U??U?时,输出端的状态将发生跳变。其中U+则由参考电压Uref及输出电压Uo二者共同决定,而Uo有两种可能的状态:+Uz或,Uz。由此可见,
这种比较器有两个不同的门限电平,故传输特性呈滞回形状,如图3所示。
图2 滞回比较器的传输特性
下面对此电路进行定性的分析:
U?,
用叠加原理可求得同相输入端的电位为 RfR2Uref?UoR2?RfR2?Rf(2)
若原先Uo=+Uz,当Ui逐渐增大时,使Uo从+Uz跳变为—Uz所需的门限电平用UT,表示,由上式可知:
UT?,RfR2Uref?UzR2?RfR2?Rf (3)
若原先Uo=,Uz,当Ui逐渐减小,使Uo从—Uz跳变为+Uz所需的门限电平用UT,表示,则:
11
UT?,RfR2Uref?UzR2?RfR2?Rf (4)
上述两个门限电平之差成为门限宽度,用符号?UT表示,由以上两式可求得:
?UT,UT?,UT?,2R2UzR2?Rf (5)
由此可见,门限宽度?UT的值取决于稳压管的稳定电压Uz以及电阻R2和Rf的值,但与参考电压Uref无关。也就是说,当Uref增大或减小时,滞回比较器的传输特性将平行地右移或左移,但滞回曲线的宽度将保持不变。说明滞回比较器的抗干扰能力强。当输入信号受干扰或噪声的影响而上下波动时,只要根据干扰或噪声电平适当调整滞回比较器两个门限电平UT,和UT—的值,就可以避免比较器的输出电压在高低电平间反复跳变。
(2)积分电路
积分电路时一种应用比较广泛的模拟信号运算电路,它是组成模拟计算机的基本单元,可以实现对微分方程的模拟。同时,积分电路也是控制和测量系统中常用的重要单元,利用其充放电过程可以实现延时、定时以及各种波形的产生。
电路组成如图4,根据理想运放工作在线型区时“虚短”和“虚断”的特点可知:电路的输出电压Uo与电容两端的电压Uc成正比,而电路的输入电压Ui与流过电容的电流ic成正比,即Uo与Ui之间成为积分运算关系。
12
图2.3积分电路
由于集成运放的反相输入端“虚地”,故Uo??Uc可见输出电压与电容两端电压成正比。又由于“虚断”,运方反相输入端的电流为零,则i?ic,故Ui?iR1?icR即输入电压与流过电容的电流成正比。
icdt,?Uidt由以上几个表达式可得:U(6) o,,Uc,???CRC11
由此可知,当输入电压为矩形波时,通过积分换算,输出电压即可转变为三角波。
(3)矩形波转换成三角波电路的工作原理:
在上式中,积分时间常数为RC。
当输入信号为矩形波时,其输出信号为三角波,电路波形图如下:
13
图2.4三角波
(4)电路组成和工作原理
如下图为锯齿波发生电路原理图
假设初始时刻滞回比较器输出端为高电平,而且假设积分电容上的初始电压为零。由于A1同相输入端的电压U+同时与Uo1和Uo有关,根据叠加原
R1R2理,可得:
U?,Uo1?UoR1?R2R1?R2
14
则此时U+也为高电平。但当Uo1,?Uz时,积分电路的输出电压Uo将随着时间往负方向线性增长,U+随之减小,当减小至U??U??0时,滞回比较器的输出端将发生跳变,使Uo1,?Uz,同时U+将跳变为一个负值。以后,积分电路的输出电压将随着时间往正方向线性增长,U+也随之增大,当增大至U??U??0时,滞回比较器的输出端再次发生跳变,使Uo1,?Uz,同时U+也跳变为一个正值。然后重复以上过程,于是可得滞回比较器的输出电压Uo1为矩形波,而由于积分电路的充放电时间不等,故积分电路输出电压Uo为锯齿波。
如图所示:
图4.1 锯齿波发生电路的波形图
1.4.2理论分析和计算
由上图可知,当Uo1发生跳变时,锯齿波输出Uo达到最大值Uom,而Uo1
U??U??0发生跳变的条件是: ,将条件Uo1,?Uz,U??0代入(7)式,
可得:
R1R20,-Uz)?UomR1?R2R1?R2
R1UomUz由此可解得锯齿波输出的幅度为: , R
215
当忽略二极管VD1、VD2的导通电阻时,电容充电和放电的时间T1、T2以及锯齿波的震荡周期T分别为:
T1=2
T2’CR1??R2R2R1R C
R2=2R1R‘’C T=T1+T2=2
1.4.3仿真结果分析
假设调节电位器R4滑动端的位置,使得充电电路串入电阻R4’<<放电电路串入电阻R4’’,此时,电容充电的时间常数将比放电时间常数小得多,于是充电过程很快,而放电过程很慢,此时积分电路的输出波形如图所示:
16
可以根据之前的公式计算由R1=12kΩ,R2=7.5kΩ,Uz=5.9v 求得Uom=9.4v根据示波器可以读出为9.357V,由此可以看出,仿真结果和理论计算的是一致的。
17
反之,如果R4’>>R4’’,则电容充电的时间常数将比放电时间常数大的多,则充电过程慢而放电过程很快,此时积分电路的输出波形如下图所示:
计算得到Uom=9.4v,在误差允许的范围内,结果和仿真的结果是一致的,取得了很好的结果。
18
1.5.设计总结体会
通过本次课程设计,能够更加熟悉的运用multisim软件的元件库以及各元件的作用,而且能更好的对电路进行仿真。加深了对非正弦波电路产生的原理的理解和电路中各部分的作用以及对RC串并联网络振荡电路产生正弦波的条件的把握和各种参数对输出波形的影响。
1.6.参考文献
杨素行 主编《模拟电子技术基础简明教程》(第三版)2005年
2数字电子设计部分
2.1课程设计的目的与作用
通过课程设计,深入了解二进制同步减法计数器以及74LS163电路的原理和应用,通过对电路进行仿真和模拟来对数据进行分析。我们可以更加熟练地使用Multisim软件,独立完成课程设计对我们的学习思考和创新也有了很大的帮助。
2.2 课程设计任务
本次课程设计有两方面的内容:
1.六进制同步减法计数器,无效状态001,101
2.74163构成24进制同步计数器并显示。
19
2.3二进制同步减法计数器(无效状态为001、101)
2.3.1电路设计方案
2.3.1.1设计总框图
CP 输出进位信号 图1程序总框图 2.3.1.2设计过程 (1)状态图
/0 /1 111 图1-3-2(a)状态图
(2)选择触发器、求时钟方程、输出方程、状态方程和结果 1选择触发器 ?
由于JK触发器功能齐全、使用灵活,故选用3个下降沿JK触发器。
20
2求时钟方程CP0=CP1=CP2=CP ?
3求输出方程 ?
输出方程的卡诺图为:
Q1Q0 Q2
00 01 11 10
1
图1-3-2(b)输出方程卡诺图
输出方程:Y=Q2Q1Q0 4状态方程: ?
次态卡诺图:
Q1Q0
Q2 0
1
00 01 11 10 图1-3-2(c)Q2n+1Q1n+1Q0n+1次态卡诺图
21
Qn+1
2的次态卡诺图为:
Q1Q0 Q2 00 01 11 10
0 1 图1-3-2(d)Qn+12
次态卡诺图
Qn+1
1
的次态卡诺图为:
Q1Q0
Q2 00 01 11 10
0 1 图1-3-2(e)Qn+1
1的次态卡诺图
Qn+1
0的次态卡诺图为:
Q1Q0
Q2 00 01 11 10
图1-3-2(f)Qn+1
0次态卡诺图
22
1
5状态方程: ?
nnnn Qn+1=Q21Q2+Q1Q2 nnnn Qn+1=Q10Q1+Q0Q1
nn Q0n+1= QQ10
nnn 0 =Q1J1 =Q0 J2 =Q1 nn 0=1K1 =Q0K2
=Q1
按动时钟脉冲开关,观察三个指示灯的变化情况,并将结果与理论值与真值表比较。实验过程中集成芯片74LS112的16脚接5V直流电源,8脚接地. 最后结果:
表1-3-2
23
2.3.1.3逻辑接线图
2.3.2模拟仿真结果分析 仿真111 小灯 亮 亮 亮
24
仿真 110 小灯 亮 亮 灭
仿真010 小灯 灭 亮 灭
通过仿真结果分析,由multisim软件仿真的结果可知,001和101是约束项,
25
通过输出Q2、Q1、Q0接到显示屏上来显示六进制的数值,在CP脉冲下将会 依次显示7、6、4、3、2、0共六个数,然后继续返回到这个循环之中。或
者通过3个小灯泡的亮灭显示二进制的值,会依次显示111、110、100、011、 010、000然后又返回到这个循环之中。从而实现含有约束项为001和101的六进制同步减法计数器。
2.4 用74LS163芯片构成24进制同步计数器并显示
2.4.1电路设计方案
24进制为S0~S23,选用两块74LS163芯片进行操作,23的二进制数为10111,设第一块的输出端为Q3 ,Q2 ,Q1 ,Q0 ,第二块的
输出为Q7 ,Q6 , Q5 ,Q4 ,故:
LD = Q4 Q2 Q1 Q0
逢23即进一位,两线接地。
2.4.2 逻辑接线图
26
2.4.3模拟仿真结果分析
仿真00 0001 小灯 灭灭 灭灭灭亮
仿真00 0111 小灯 灭灭 灭亮亮亮
27
仿真00 1111 小灯 灭灭 亮亮亮亮
仿真01 0111 小灯 灭亮 灭亮亮亮
此电路使实现24进制加法计数的集成电路,通过使用74163同步置零归零。将归零逻辑通过与非门连接到置零端,分别将级联的输出端连接到显示器和小灯上。通过上述仿真图可以看到,在CP脉冲下,显示器从00一直增加到23,然后再次回到这个循环之中。通过小灯的显示也可以看出这个结果。这就是用74LS163芯片构成24进制同步计数器的集成电路。
28
2.5设计总结和体会
通过这次仿真设计,我更进一步熟悉了各个芯片的功能和应用;锻炼了自己独立处理问题的能力和动手操作能力。引导了我查找资料和合理应用资料的习惯。通过此次课设,我更加了解课程设计的一般步骤和设计中应该注意的问题。设计的过程,设计的思想和设计电路的每个环节,电路中各个部分功能的实现,以及每个芯片的注意要点。与此同时,我对Multisim仿真软件也有了更加深刻的认识,使我认识到理论联系实际的重要性。
2.6参考文献
余孟尝主编 《数字电子技术基础简明教程》 高等教育出版社 2006年
29
范文三:六进制计数器
六进制计数器
设计一个六进制的计数器,需要( )个状态变量。
<答案>4
填空题 0.5 2 1
在同步时序电路中,如果状态A和状态B等效,状态A和状态C也等效,则状态B和状态C( )
<答案>等效
填空题 0.3 1 1
Mealy型同步时序电路的输出是( ) 和( )
的函数 <答案>输入
现态
填空题 0.4 1 2
时序逻辑电路的特点是( )
<答案>具有记忆功能
填空题 0.4 2 1
时序逻辑电路由( ) 和( )组成 <答案>组合电路
存储(记忆)部件
填空题 0.4 2 2
在同一时刻,一个触发器只有两个状态 ( )
<答案>F
判断题 0.2 1 0
请举例说明“多数表决电路”为什么是一个组合逻辑电路,
<答案>以3变量输入电路为例
F(A,B,C)= ?m(3,5,6,7)
=AB+AC+BC =AB + AC + BC 该电路用4个与非门即可完成,无反馈回路。由此可以说明“多数表决电路”是一个组合逻辑电路。
分析题 0.4 8 0
“计数器”是组合逻辑电路还是时序逻辑电路,举例说明为什么,
<答案>A
填空题 0.4 2 1
在时钟控制触发器中,置位、复位信号、时钟脉冲信号和激励信号各有何作用, <答案>A
填空题 0.4 2 1
电路的“空翻”是由于触发器所能表示的状态数( )电路所需 状态数。 <答案>A
填空题 0.4 2 1
设计一个六进制同步计数器,至少需要 个状态变量。
<答案>A
填空题 0.4 2 1
一个四选一数据选择器一共有四个输入端和一个输出端。????( )
<答案>A
判断题 0.2 1 0
JK触发器在CP脉冲作用下,欲使Q(n+1)n=Q,则输入信号应为( )。
?J=K=1 ?J=Q,K=Q ?J=Q,K=Q ?J=Q,K=1 <答案>A
选择题 0.4 2 4
电路“挂起”是由于触发器所能表示的状态数大于电路所需状态数。
<答案>A
填空题 0.4 2 1
同步时序逻辑电路状态的改变是由( )引起
<答案>A
填空题 0.4 2 1
(n+1)nJK触发器在CP脉冲作用下,欲使Q=Q,则输入信号应为J=K=0
<答案>A
填空题 0.4 2 1
JK触发器在CP脉冲作用下,欲使Q
<答案>A
判断题 0.2 1 0
一位8421 BCD码计数器至少需要( )个触发器。<答案>A
填空题 0.4 2 1
n+1 n= Q,则输入信号J,K应为 ( )
若将D触发器的D端连在Q端上,经101个脉冲作用后,它的次态Q(t+100)=0,则Q(t)=1 ( )
<答案>A
判断题 0.2 1 0
有的工作既可以用组合电路来实现,也可以用时序电路实现。( )
<答案>A
判断题 0.2 1 0
一位8421BCD码计数器至少需要( )个触发器
<答案>A
填空题 0.4 2 1
同步时序逻辑电路中触发器时钟端取值为1的逻辑意义:使触发器状态发生翻转的CP的有
效跳变沿 ( )
<答案>A
判断题 0.2 1 0
在同步时序逻辑电路中,状态等效不具有传递性 ( )
<答案>A
判断题 0.2 1 0
基本R-S触发器属于组合逻辑电路
( )
<答案>A
判断题 0.2 1 0
在任一时刻,触发器能处于“0”和“1”两种稳定状态 ( )
<答案>A
判断题 0.2 1 0
J-K触发器在CP脉冲作用下,欲使Q(n+1)=Qn,则输入信号应为( )。
?J=Q K=Q ?J=Q,K=Q ?J=Q,K=1 ?J=K=1 <答案>A
选择题 0.4 2 4
Mealy型同步时序电路的输出是( ) 的函数
?输入和状态 ?激励与状态 ?输入与激励 ?状态 <答案>A
选择题 0.4 2 4
D触发器的次态方程为( )
<答案>A
填空题 0.4 2 1
基本R-S触发器属于电平异步时序逻辑电路 ( ) <答案>A
判断题 0.2 1 0
一位8421BCD码计数器至少需要( )个触发器。
<答案>A
填空题 0.4 2 1
同步时序逻辑电路状态的改变是由( )引起
<答案>A
填空题 0.4 2 1
化简状态表时,所选相容类必须覆盖它的( )
<答案>A
填空题 0.4 2 1
一个8421BCD码减法计数器的起始值为0101,经过23个时钟脉冲作用之后的值为( )
?0001 ?0010 ?0011
?1000
<答案>A
选择题 0.4 2 4
(n+1)nJK触发器在CP脉冲作用下,欲使Q=Q,则输入信号应为J=K=0
( )
<答案>A
判断题 0.2 1 0
电路“挂起”是由于触发器所能表示的状态数大于电路所需状态数。
( )
<答案>A
判断题 0.2 1 0
在任一时刻,R-S触发器只能存储一个状态 ( )
<答案>A
判断题 0.2 1 0
JK触发器在CP脉冲作用下,欲使Q(n+1)n=Q,则输入信号应为( )。
?J=Q K=1 ?J=Q,K=Q ?J=Q,K=Q ?J=K=1
<答案>A
选择题 0.4 2 4
Mealy型同步时序电路的输出是( ) 的函数
?输入和状态 ?激励与状态 ?输入与激励 ?状态
<答案>A
选择题 0.4 2 4
若同步时序电路的输出是输入和现态的函数,即Zi= fi (x1,?,xn ; y1,?,yr ) , i=1, ?,m ,
则称该电路为( )型电路
<答案>A
填空题 0.4 2 1
基本R-S触发器属于组合逻辑电路 ( )
<答案>A
判断题 0.2 1 0
电路“挂起”是由于触发器所能表示的状态数小于电路所需状态数。
( )
<答案>A
判断题 0.2 1 0
在同步时序逻辑电路中,状态等效具有传递性 ( ) <答案>A
判断题 0.2 1 0
在任一时刻,触发器只能处于一种稳定状态 ( ) <答案>A
填空题 0.4 2 1
D触发器的次态方程为
( ) <答案>A
填空题 0.4 2 1
同步时序网络电路设计的第一步是
( ) <答案>A
填空题 0.4 2 1
T触发器的次态方程为( )
<答案>A
填空题 0.4 2 1
时序网络状态表用来表示( )( )( )三者之间的关系。 <答案>A
填空题 0.4 2 1
化简状态表时,所选相容类必须覆盖它的
( 4 ) ?全部最大相容类 ?原始状态表的全部状态
?全部相容状态对 ?全部相容类
<答案>A
选择题 0.4 2 4
同步时序逻辑电路的状态表中,两个状态等价的充要条件是:从这两个状开始 ?
?
?
? 同一现输入下,两者的输出相同 不同的现输入下,两者输出相同 在任何输入序列作用下,两者的输出序列均相同 某一现输入下,两者的输出相同,且次态相同
<答案>A
选择题 0.4 2 4
时序机的状态表中,两个状态等价的充要条件是:从这两个状态开始( 4)
?
?
?
?
<答案>A 同一现输入下,两者的输出相同 不同的现输入下,两者输出相同 在任何输入序列作用下,两者的输出序列均相同 某一现输入下,两者的输出相同,且次态相同
选择题 0.4 2 4
基本R-S触发器属于组合逻辑电路
( )
<答案>A
判断题 0.2 1 0
同步时序逻辑电路中触发器时钟端取值为1的逻辑意义:使触发器状
态发生翻转的CP的有效跳变沿
( )
<答案>A
判断题 0.2 1 0
Mealy型同步时序电路的输出是输入和状态的函数 ( )
<答案>A
判断题 0.2 1 0
Mealy型同步时序逻辑电路的输出只是现态的函数。 ( )
<答案>T
判断题 0.2 1 0
在同步时序电路中,如果状态A和状态B相容,状态A和状态C也相容,则状态B和状态C相容
<答案>A
判断题 0.2 1 0
D触发器只能存储一个状态
( )
<答案>T
判断题 0.2 1 0
状态相容具有传递性。 ( )
<答案>T
判断题 0.2 1 0
由与非门构成的RS触发器的次态方程为Qn+1=S+RQn。
( ) <答案>T
判断题 0.2 1 0
若输出函数Z仅是其状态的函数,则该时序电路称为穆尔或Moore型
时序电路。 <答案>A
判断题 0.2 1 0
Moore型同步时序网络的输出只是现态的函数。 ( )
<答案>F
判断题 0.2 1 0
T触发器只能存储一个状态 ( )
<答案>F
判断题 0.2 1 0
同步时序网络:
<答案>A
问答题 1 10 0
等价状态:
<答案>A
问答题 1 10 0
组合险态:
<答案>A
问答题 1 10 0
时序逻辑网络:
<答案>A
问答题 1 10 0
完全定义函数:
<答案>A
问答题 1 10 0
什么是空翻,试以时钟控制的J—K触发器为例,说明其如何通过改进
触发器的电路结构来控制空翻。
<答案>A
问答题 1 10 0
何谓时序逻辑网络,简述它的设计步骤。
<答案>A
问答题 1 10 0
什么是原始状态图,一个正确的原始状态图应满足何条件,
<答案>A
问答题 1 10 0
什么叫状态编码
<答案>A
问答题 1 10 0
为什么要对原始状态表进行化简,
<答案>A
问答题 1 10 0
时序逻辑网络的特点是什么,
<答案>A
问答题 1 10 0
有两个触发器A、B,在同一个CP脉冲作用下,将A所存的代码送B,B所存的代码送A,问需要选择什么触发器,才能可靠实现,(4分)
<答案>A
问答题 1 10 0
化简下表所示某同步时序逻辑电路的原始状态表。(5分)
<答案>A
问答题 1 10 0
化简下表所示某同步时序逻辑电路的原始状态表。(5分) 4
<答案>A
问答题 1 10 0
用隐含表法简化下列状态表(10分) 4
要求:1、作隐含表,寻找相容对
2、作状态合并图,寻找相容类 3、作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。
<答案>A
问答题 1 10 0
化简下列不完全定义机状态表,其中d为任意项。
<答案>A
问答题 1 10 0
化简下列完全定义机状态表。
x1x2 y A B C D E
<答案>A
问答题 1 10 0
化简下表所示某同步时序逻辑电路的原始状态表。(10分) 用观察法化简:
<答案>A
问答题 1 10 0
隐含表法化简
0 0
0 1 1 1 1 0
<答案>A
问答题 1 10 0
分析以下同步时序电路的逻辑功能。(10分)
<答案>A
问答题 1 10 0
设计题
1、作111序列检测器的状态转换图,并求出最简状态转换表。
要求:1、画出原始状态图,作出原始状态表。 (7分)
2、原始状态表进行简化得最简状态表。(3分)
<答案>A
问答题 1 10 0
作1110序列检测器的状态转换图,并求出最简状态转换表。(11分)要求:
1)画出原始状态图,作出原始状态表。 (7分)
2)对原始状态表进行简化得最简状态表。(4分)
3、触发器及门电路构成T触发器。
<答案>A
问答题 1 10 0
试用JK触发器及门电路构成D触发器。
<答案>A
问答题 1 10 0
试分析下图同步时序电路,作出状态图及状态表,并指出该电路属moore型还是mealy型,当输入序列x为01110100且电路的初始状态为“1”时,画出它的时序波形图。(14分) <答案>A
问答题 1 10 0
用D触发器及门电路分别构成JK触发器、T触发器。(10分
<答案>A
问答题 1 10 0
已知[X]原=x0.x1x2,试设计一个组合逻辑电路,该电路具有以下功能:
当A=0时,F=1/2;当A=1时,F=[X]反。其逻辑框图为: (12分)
<答案>A
问答题 1 10 0
用“与非门”设计维持阻塞D触发器,并列出状态真值表。(10分)
<答案>A
问答题 1 10 0
化简下表所示某同步时序逻辑电路的原始状态表。
1(
2(
B C D E F
<答案>A
问答题 1 10 0
用隐含表法化简下列原始状态表。 1(
2(
<答案>A
问答题 1 10 0
化简以下原始状态表。 1(
2(
A,1 C,0 B,0 D,1 C,0 F,0 A,1 A,0 C,0 D,1
<答案>A 问答题 1 10 0
计一可逆的四位码变换器。在控制信号C=1时,它将二进制数码转换为格雷码;在C=0时,它将格雷码转换为二进制数码。要求:1、作出该电路的真值表;2、用卡诺图法化简逻辑函数;3、所设计的电路没有险象;4、画出逻辑电路图
十进制数码与格雷码的对应关系为:
十进制数码 0 1 2 3 4 5 6 7 格雷码 0000 0001 0011 0010 0110 0111 0101 0100 十进制数码 8 9 10 11 12 13 14 15 格雷码 1100
1101 1111 1110 1010 1011 1001 1000 <答案>A
问答题 1 10 0
某同步时序逻辑电路的输入为X,输出为Z,输入为一串行的随机序列。当输入为1101时,输出Z为1,序列1101不可重叠,试作出该电路的Mealy型和Moore型状态图
<答案>A
问答题 1 10 0
分析下图所示的同步时序逻辑电路,要求:1、写出激励函数表达;2、列状态转移真值表;
3、作时间图;4、进行功能描述 (30分)
Q1 Q2 Q3 Q4
清零脉冲
数据输入
移位脉冲
<答案>A
问答题 1 10 0
已知描述某组合逻辑电路的函数表达式F(A,B,C)= A B + A C,用增加冗余项的办法消除该电路中可能产生的险象(6分)
<答案>A 问答题 1 10 0
化简表2所示的状态表。要求: 1、作隐含表,寻找相容对(4分)
2、作状态合并图,寻找相容类(3分) 3、作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。 (5分)
<答案>A 问答题 1 10 0
某同步时序电路的输入为x,输出为z,x为一串行输入的随机序列,当输入序列为1101时,输出z为1,起典型的输入和输出序列为
x:00110110110111010
y:00000100000100010
试分别作出该电路的Mealy型和Moore型状态图。(12分)
<答案>A
问答题 1 10 0
用隐含表法简化下列状态表(12分)
<答案>A
问答题 1 10 0
已知X=x1x2,Y=y1y2,其中x1,x2,y1,y2?{0,1},试用与非门设计一个判X,Y的逻辑电路。(15分)
要求:?列出真值表(6分)
?写出X,Y的表达式(3分)
?卡诺图化简(4分)
? 用与非门表示化简后的函数表达式。(2分)
<答案>A
问答题 1 10 0
化简表2所示的状态表。要求: 1、作隐含表,寻找相容对(4分)
2、作状态合并图,寻找相容类(3分) 3、作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。 (6分)
<答案>A 问答题 1 10 0
什么是空翻,试以时钟控制的J—K触发器为例,说明其如何通过改进触发器的电路结构来控制空翻。
<答案>A
问答题 1 10 0
按给定的状态表和状态分配方案,试用D触发器设计同步时序电路(15分)
要求:确定激励函数和输出函数表达式(8分); 画逻辑电路图;(7分)
3、同步时序逻辑电路设计的五个步骤是什么,
<答案>A
问答题 1 10 0
化简下表所示的状态表。要求:
1、作隐含表,(5分)
1、 寻找相等状态对,确定最大化等效类(5分)
2、 作最小化状态表, (5分)
<答案>A
问答题 1 10 0
化简下表所示的状态表。要求: 1、作隐含表,寻找相容对(4
分)
2、作状态合并图,寻找相容类(3分) 3、作最小化状态表,作最
小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。 (5
分)
<答案>A 问答题 1 10 0
设计一可逆的四位码变换器。在控制信号C=1时,它将二进制数码转
换为格雷码;在C=0时,它将格雷码转换为二进制数码。要求:1、作出
该电路的真值表;2、用卡诺图法化简逻辑函数;3、所设计的电路没有险
象;不要求画逻辑电路图 十进制数码与格雷码的对应关系为:
十进制数码 0 1 2 3 4
6 7
格雷码 0000 0001 0011 0010 0110 0111 0101 0100
十进制数码 8 9 10 11 12 13 14 15
格雷码 1100 1101 1111 1110 1010 1011 1001 1000
<答案>A
问答题 1 10 0
试用T触发器实现JK触发器的功能,要求画出逻辑电路图 (10
分)
T触发器的次态方程为 Q(n+1)= T Q + T Q
JK触发器的次态方程为 Q(n+1)=J Q + K Q
<答案>A
问答题 1 10 0
试分析如下电路的功能:(10分)
要求: ?写出输出函数和激励函数表达式(2分) ?作状态转移真值表(3分)
?作状态图和状态表(3分) ?说明电路功能 (2分)
<答案>A
问答题 1 10 0
试化简下表所示的完全确定的状态表。(10分)
5
要求:1、画隐含表 (5分) 2、求等效类 (3分)
3、作简化状态表 (2分)
<答案>A
问答题 1 10 0
试作出如下保密门状态图。一个用两个按钮X1 X2 控制的保密门,仅当按以下次序操作时才能打开:(1)同时按一下X1和X2;(2)先按一下X1再按一下X2;(3)先按一下X2再按一下X1;(4)同时按一下X1和X2。操作时,如果有一项不符,必须从头启动才有可能把门打开,而且在进行(3)和(4)操作时有误,还要发出报警信号。
<答案>A
问答题 1 10 0
设计一个房间报警电路。如果意外事件发生输入A为1;或如果使能(控制端)输入B为1,出口标志输入C为0,并且房间没有加密,则报警输出Y为1。如果窗D、门E及车库F输入都是1,则房间G加密。
要求:作出逻辑函数表达式,画出电路图 (15分)
<答案>A
问答题 1 10 0
作出“或非”门构成的基本R-S触发器的状态表和状态图(10分)
设计题
某公司将对符合以下条件之一的职员实行一项新政策:(1)25岁以上(含25岁)的已婚妇女; (2)25岁以下的未婚妇女;(3)25岁以下没有事故记录的未婚男子;(4) 25岁以上(含25岁)的没有事故记录的已婚男子。试写出找出符合该政策条件的人的最简表达式。(5分) <答案>A
问答题 1 10 0
某工厂有A、B、C、D四台设备,每台设备用电均为10KW,它们由F和G两台电机组供电。F发电机组的功率为10KW,G发电机组的功率为20KW;四台设备不可能同时工作但同时至少有一台工作。设计供电控制电路,既能保证设备正常工作,又节约用电。(10分)要求: 1、
2、
3、 建立真值表 (2分) 写出函数的最小项表达式 (3分) 化简函数表达式 (3分)
4、 将表达式表示成“与非”形式 (2分)
(要求按设计步骤做,不要求画逻辑图)。
<答案>A
问答题 1 10 0
某电平异步时序逻辑电路激励状态Y2= x1 x2+ x2y1+ x1y2,输入变量x1 或x2的变化是否可能使电路产生本质冒险,为什么,
<答案>A
问答题 1 10 0
判断逻辑函数 F(A,B,C,D)= A D + B D实现的逻辑电路是否存在冒险,若有,如何消除。(8分)
<答案>A
问答题 1 10 0
试用D触发器实现T触发器的功能,要求画出逻辑电路图
D触发器的次态方程为 Q
T触发器的次态方程为 Q
<答案>A
问答题 1 10 0
B
CP (n+1)= D = T Q + T Q (n+1)
要求:
1、写出输出函数和激励函数表达式(3分) 2、作状态转移真值表(4分)
3、作状态图和状态表(5分) 4、说明电路功能 (2分)
<答案>A
问答题 1 10 0
某公司将对符合以下条件之一的职员选拔出国:(1)30岁以上(含30岁)英语过四级的已婚妇女; (2)30岁以下英语过六级的未婚妇女;(3)30岁以下不吸烟,英语过六级的未婚男子;(4) 30岁以上(30岁)不吸烟,英语过四级的已婚男子。试写出找出符合该政策条件人员的最简表达式。(10分)
要求将设置表达清楚
<答案>A
问答题 1 10 0
试化简下表所示的不完全确定的状态表。(10分)
要求:
? 作隐含表,寻找相容对(3分) ? 作状态合并图,寻找相容类(3分) ? 作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。 (4分)
1、 <答案>A
问答题 1 10 0
试为某水坝设计一个水位报警控制器,设水位高度用四位二进制数 提供。当水位上升到7米时,白指示灯开始亮;当水位上升到9米时,黄指示灯开始亮:当水位上升到11米时,红指示灯开始亮,其它灯灭,且
报警器鸣笛;水位不可能上升到13米。试用与非门设计此报警器的控制电路。 (10分)
5、
6、
7、 建立真值表 (3分) 写出函数的最小项表达式 (3分) 化简函数表达式 (2分)
8、
<答案>A 将表达式表示成“与非”形式 (2分)
问答题 1 10 0
在什么情况下,逻辑电路会出现”挂起”,
<答案>A
问答题 1 10 0
试化简下表所示的不完全确定的状态表。(12分)
要求:? 作隐含表,寻找相容对(5分)
? 作状态合并图,寻找相容类(3分)
? 作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。 (4分)
<答案>A
问答题 1 10 0
试分析如下电路的功能:(15分)
B
CP
<答案>A
问答题 1 10 0
设计一个房间报警电路。如果意外事件发生,则输入A为1;或如果使能(控制端)输入B为1,出口标志输入C为0,并且房间没有加密,则报警输出Y为1。如果窗D、门E及车库F输入都是1,则房间G加密。 (5分) 要求:作出逻辑函数表达式 <答案>A
问答题 1 10 0
用D触发器设计一个同步计数器,其运行序列为 1 3 5 7 4 2 0 6,并重复循环 。 分) 要求:
? 画出原始状态图 (2分)
?建立状态转移真值表 (4分)
?写出激励函数表达式并化简 (4分)
(要求按设计步骤做,不要求画逻辑图)。
<答案>A
问答题 1 10 0
试化简下表所示的完全确定的状态表(10分)
要求: 作隐含表,寻找状态等效对(5分) ? 确定最大等效类(2分)
? 作最小化状态表(3分)
<答案>A
问答题 1 10 0
1、试分析如下电路的功能:(15分) 要求:
? 写出输出函数与激励函数表达式 (3分)
? 建立状态转移真值表 (5分)
? 作电路状态图和状态表 (4分)
? 功能说明或时间图 (3分)
y2 y1
10(
<答案>A
问答题 1 10 0
某大学选取符合以下条件之一的教师参加健美操比赛:
?40岁以上(含40岁)的男性教授;
?40岁以上(含40岁)的女性教授和副教授;
?35岁以下的没有高级职称的女教师。试写出符合该政策条件人员的最简表达式。 (5分)
<答案>A
问答题 1 10 0
试用T触发器设计一个同步计数器,其运行序列为2 6 1 7 5,并重复循环。若初始状态为(0,3,4),会发生什么情况 (15分)
要求:
? 画出原始的状态图 (3分)
?建立状态转移真值表(5分)
?写出激励函数表达式并化简 (4分)
?初始状态为(0,3,4)时,该电路能否正常运行 (3分)
(不要求画逻辑图)。
<答案>A
问答题 1 10 0
时序逻辑电路 <答案>A
问答题 1 10 0
某同步时序逻辑电路的输入为x,输出为Z,输入为一串行的随机序列。当输入序列为0101时,输出Z为1,其典型的输入和输出序列为:
x:0 0 1 0 1 0 0 1 0 1 0 1
Z:0 0 0 0 1 0 0 0 0 1 0 1
试分别作出该电路的Mealy型和Moore型状态图。(10分)
<答案>A
问答题 1 10 0
计数器的逻辑意义
是
。
<答案>A
问答题 1 10 0
7用与非门设计一个无冒险的组合逻辑电路。该电路的输入为一位十进制数的8421码,当输入的数值不为0且能被3整除时,输出F为1,否则F为0。要求: 1、作出该电路的真值表;(8分)
2、用卡诺图法化简逻辑函数;(6分)
3、所设计的电路没有险象。(6分)
<答案>A
问答题 1 10 0
某同步时序逻辑电路的输入为x,输出为Z,输入为一串行的随机序列。当输入序列为0101时,输出Z为1,其典型的输入和输出序列为:
x:0 0 1 0 1 0 0 1 0 1 0 1
Z:0 0 0 0 1 0 0 0 0 1 0 1
试分别作出该电路的Mealy型和Moore型状态图。(10分)
<答案>A
问答题 1 10 0
化简下表所示的状态表。要求:
1、作隐含表,寻找相容对 2、作状态合并图,寻找相容类
3、作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。
<答案>A 问答题 1 10 0
设计一个同步1011序列检测器,序列1011不可重叠,试用J-K触发器和适当的门实
n+1
现之。J-K触发器的状态方程为Q=JQ+KQ (不画逻辑电路图) <答案>A
问答题 1 10 0
试化简下表所示的不完全确定的状态表(10分)
要求:1、画隐含表 (3分) 2、求相容类 (3分)
3、作简化状态表 (4分) <答案>A
问答题 1 10 0
试化简下表所示的不完全确定的状态表(10分)
要求:1、画隐含表 (3分) 2、求相容类 (3分)
3、作简化状态表 (4分) <答案>A
问答题 1 10 0
试解释什么是原始状态图,一个正确的原始状态图应满足何条件,, <答案>A
问答题 1 10 0
试化简下表所示的不完全确定的状态表(10分)
3分) 要求:1、画隐含表 (3分) 2、求相容类 (
3、作简化状态表 (4
分)
<答案>A
问答题 1 10 0
试解释什么是相容状态和相容类。
<答案>A
问答题 1 10 0
分析设计题(30分)
1(电路如下图所示,分析其逻辑功能。(15分)要求:
a写出输出与激励函数 (5分)
b写次态方程 (3分)
c电路状态图 (5分)
d功能说明或时间图 (2分)
<答案>A
问答题 1 10 0
试化简下表所示的完全确定的状态表(10分)
要求:
? 作隐含表,寻找相容对(3分) ? 作状态合并图,寻找等效类(3分) ? 作最小化状态表(4分)
<答案>A
问答题 1 10 0 设计题
1、用与非门设计一个将2421码转换成8421码的转换电路。(10分) 要求按设计步骤做:
? 作出该电路的真值表;(5分) ? 用卡诺图法化简逻辑函数;(5分) (不要求画逻辑图) <答案>A
问答题 1 10 0
某公司将对符合以下条件之一的职员实行一项新政策: ? 25岁以上(含25岁)的已婚妇女; ? 25岁以下的未婚妇女;
? 25岁以下没有事故记录的未婚男子;
? 25岁以上(含25岁)的没有事故记录的已婚男子。
试写出找出符合该政策条件的人的最简表达式。 ( 5分) <答案>A
问答题 1 10 0
试化简下表所示的完全确定的状态表(10分)
要求: 作隐含表,寻找相容对(3分) ? 作状态合并图,寻找等效类(3分) ? 作最小化状态表(4分)
<答案>A
问答题 1 10 0
试化简下表所示的不完全确定的状态表(10分)
要求:
? 作隐含表,寻找相容对(3分) ? 作状态合并图,寻找相容类(3分)
? 作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。 (4分)
<答案>A
问答题 1 10 0
电路如下图所示,分析其逻辑功能。(15分)要求:
? 写出输出函数与激励函数表达式 (3分)
? 建立状态转移真值表 (5分)
? 作电路状态图 (4分)
? 功能说明或时间图 (3分)
1 Q1 Q2
<答案>A
问答题 1 10 0
用与非门设计一个三变量的奇数电路。当输入的变量有奇数个1时,输出F为1,否则F为0。 (15分)
要求:
? 作出该电路的真值表;(5分) ? 用卡诺图法化简逻辑函数;(5分)
? 所设计的电路没有险象。若有,如何消除,若无,为什么,(5分)
(要求按设计步骤做,不要求画逻辑图)。
<答案>A
问答题 1 10 0
什么是空翻,试以时钟控制的J—K触发器为例,说明其如何通过改进触发器的电路结构来控制空翻
<答案>A
问答题 1 10 0
分析设计题
1、某同步时序电路的输入为x,输出为z,x为一串行输入的随机序列,当输入序列为1011时,输出z为1,其典型的输入和输出序列为
x:0011011011011011010
y:0000001001001001000
试分别作出该电路的Mealy型和Moore型状态图和状态表。(15分)
<答案>A
问答题 1 10 0
设计一个同步1011序列检测器,序列1011不可重叠,试用J-K触发
器和适当的门实现之。
n+1J-K触发器的状态方程为Q=J Q + K Q
<答案>A
问答题 1 10 0
一个完整的原始状态图应满足什么条件,
<答案>A
问答题 1 10 0
化简状态表时,所选相容类必须覆盖它的( )
?全部最大相容类 ?原始状态表的全部状态
?全部相容状态对 ?全部相容类
<答案>3
选择题 0.4 2 4
时序网络的结构特征是包含有存储元件。
<答案>T
判断题 0.2 1 0
时序机的状态表中,两个状态等价的充要条件是:从这两个状态开始
( )
?
? 同一现输入下,两者的输出相同 不同的现输入下,两者输出相同
? 任何输入序列下,两者输出均相同
? 某一现输入下,两者的输出相同,且次态相同
<答案>3
选择题 0.4 2 4
D触发器的次态方程为( )
n+1<答案>Q=D
填空题 0.4 2 1
Mealy型同步时序网络的输出只是现态的函数。 ( )
<答案>f
判断题 0.2 1 0
什么是原始状态图,一个正确的原始状态图应满足何条件,
<答案>把对时序电路的一般文字描述变成电路的输入、输出及状态关系的图形说明而形成的状态图,原始状态图可能包含多余的状态。在正确的原始状态图中状态个数不能少,状态之间的转移关系不能错。
问答题 1 10 0
同步时序网络:
<答案>同步时序网络——具有统一的起同步作用的时钟脉冲,只有当某个时钟脉冲到来时,电路的状态才发生改变,且每个时钟脉冲只能使电路的状态改变一次,这种时序网络称同步时序网络。
问答题 1 10 0
<答案>A: Q0 (B,C): Q0 (D,E): Q2
问答题 1 10 0
同步时序网络:
<答案>同步时序网络——是有统一的时钟脉冲的时序网络,只有在时钟脉冲到来时,电路的状态才发生改变。
问答题 1 10 0
等价状态:
<答案>等价状态——如果从状态表的两个状态qa和qb出发,加任何相同的输入序列到时序机上,均产生相同的输出序列,则称qa和qb为等价状态。
问答题 1 10 0
什么叫状态编码,
<答案>答:在时序网络的设计过程中,为每一个状态指定一个二进制代码,形成二进制状态表。
问答题
1 10 0
化简下表所示某同步时序逻辑电路的原始状态表。(5分)
<答案>(A,D): Q0
B: Q0
C: Q2
问答题 1 10 0
T触发器的次态方程为( )
n+1<答案>Q= T Q + T Q
填空题 0.4 2 1
化简状态表时,所选相容类必须覆盖它的( )
?全部最大相容类 ?原始状态表的全部状态
?全部相容状态对 ?全部相容类
<答案>?
选择题 0.4 2 4
时序机的状态表中,两个状态等价的充要条件是:从这两个状态开始( )
?
? 同一现输入下,两者的输出相同 不同的现输入下,两者输出相同
? 在任何输入序列作用下,两者的输出序列均相同
? 某一现输入下,两者的输出相同,且次态相同
<答案>?
选择题 0.4 2 4
时序网络的结构特征是包含有存储元件。
<答案>t
判断题 0.2 1 0
Mealy型同步时序网络的输出只是现态的函数。 ( )
<答案>F
判断题 0.2 1 0
化简状态表时,所选相容类必须覆盖它的( )
?全部最大相容类 ?原始状态表的全部状态
?全部相容状态对 ?全部相容类
<答案>2
选择题 0.4 2 4
Mealy型同步时序网络的输出只是次态和输出的函数。 ( )
<答案>t
判断题 0.2 1 0
同步时序网络:
<答案>同步时序网络——具有统一的起同步作用的时钟脉冲,只有当某个时钟脉冲到来时,电路的状态才发生改变,且每个时钟脉冲只能使电路的状态改变一次,这种时序网络称同步
时序网络。
问答题 1 10 0
何谓时序逻辑网络,简述它的设计步骤。
<答案>答:输出只与当时的输入有关,而与以前的输入无关的逻辑网络称为组合逻辑网络。它的设计步骤一般可以分为以下几步:
?根据设计的逻辑要求列出真值表;
?根据真值表写出逻辑函数表达式;
?化简逻辑函数;
?根据给定的逻辑门画出逻辑图。
问答题 1 10 0
数字系统的逻辑网络分为两大类,即时序逻辑网络和( )
<答案>组合逻辑网络
问答题 1 10 0
同步时序逻辑电路对输入信号的两个限制条件之一是:不允许两个或两个以上的输入电平同时发生变化。
<答案>f
判断题 0.2 1 0
设计一个六进制的计数器,需要2个状态变量
<答案>f
判断题 0.2 1 0
D触发器只能存储一个状态
<答案>f
判断题 0.2 1 0
在同步时序电路中,如果状态A和状态B相容,状态A和状态C也相容,则状态B和状态C相容
<答案>f
判断题 0.2 1 0
时序逻辑网络:
<答案>时序逻辑网络——指电路的输出不仅与当前输入有关,还与以前输入有关。 问答题 1 10 0
为什么要对原始状态表进行化简,
<答案>答:原始状态表中可能引入了多余的状态,而网络的状态越多,所需要的存储器件就越多。
问答题 1 10 0
时序逻辑网络的特点是什么,
<答案>答:时序逻辑网络是由组合网络和存储元件两部分构成的网络,时序网络的输出不仅与该时刻的输入有关,而且还与当时的状态有关。
问答题 1 10 0
用隐含表法简化下列状态表(
要求:1、作隐含表,寻找相容对
2、作状态合并图,寻找相容类
3、作最小化状态表,作最小化状态表前必须先作出闭覆盖表,检查其闭合性、覆盖性和最小性。
<答案>解:做隐含表,寻找状态相容对
表1 隐含表 图1 状态合并图
1.由隐含表(表1所示),得相容状态对为(A,B),(A,C),(A,D),(A,E),(B,C),(C,
D),(D,E)
2.做状态合并图,寻找最大状态相容类
从状态合并图(图1所示),找出的最大状态相容类为(A,B,C),(A,C,D)(A
,D,E)
3、 最小化状态表
选择相容类(A,B,C)和(D,E),做闭覆盖表(表2所示),相容类集合(A,B,C)和(D,E)满足覆盖、闭合和最小这3个条件,令a=(A,B,C),b=(C,D),作出最小化状态表(表3所示)
作111序列检测器的状态转换图,并求出最简状态转换表。 要求:1、画出原始状态图,作出原始状态表。 2、
对原始状态表进行简化得最简状态表。
<答案>解:1、画出原始状态图和原始状态表。 (7分) 输入端X:输入一串行随机信号
输出端Z:当X出现111序列时,Z=1,否则,Z=0。 由此可画出原始状态图和原始状态表所示:
原始状态表
原始状态图 问答题 1 10 0
D触发器的次态方程为( ) <答案>Q=D 填空题 0.4 2 1
n+1
化简状态表时,所选相容类必须覆盖它的( )
?全部最大相容类 ?原始状态表的全部状态
?全部相容状态对 ?全部相容类
<答案>?
选择题 0.4 2 4
时序机的状态表中,两个状态等价的充要条件是:从这两个状态开始( )
?
? 同一现输入下,两者的输出相同 不同的现输入下,两者输出相同
? 在任何输入序列作用下,两者的输出序列均相同
? 某一现输入下,两者的输出相同,且次态相同
<答案>?
选择题 0.4 2 4
时序网络的结构特征是包含有存储元件。
<答案>T
判断题 0.2 1 0
Mealy型同步时序网络的输出只是现态的函数。
<答案>F
判断题 0.2 1 0
什么是原始状态图,一个正确的原始状态图应满足何条件,
<答案>把对时序电路的一般文字描述变成电路的输入、输出及状态关系的图形说明而形成的状态图,原始状态图可能包含多余的状态。在正确的原始状态图中状态个数不能少,状态之间的转移关系不能错。
时序网络分析的第一步是( )
<答案>写出给定电路的状态方程组
填空题 0.4 2 1
数字系统的逻辑网络分为两大类,即组合逻辑网络和( )
<答案>时序逻辑网络
填空题 0.4 2 1
设计一个五进制的计数器,需要3个状态变量
<答案>t
判断题 0.2 1 0
同步时序网络:
<答案>同步时序网络——是有统一的时钟脉冲的时序网络,只有在时钟脉冲到来时,电路的
状态才发生改变。
问答题 1 10 0
等价状态:
<答案>等价状态——如果从状态表的两个状态qa和qb出发,加任何相同的输入序列到时序机上,均产生相同的输出序列,则称qa和qb为等价状态。
问答题 1 10 0
完全定义机:
<答案>完全定义机—在时序网络中,如果一个时序机的状态表中所有的次态/输出值都是确定的,则称为完全定义机。
问答题 1 10 0
什么叫状态编码,
<答案>答:在时序网络的设计过程中,为每一个状态指定一个二进制代码,形成二进制状态表。
问答题 1 10 0
范文四:六进制计数器
六进制计数器
一(目的和意义:
意义:通过课程设计锻炼动手能力和思维能力。培养自学能力和阅读理解力。
目的:增强对所学知识的认识,加深电路的理解,使所学知识形成一个串联网巩固知新。扩展知识面。使自己对所学知识有一个总括的把握。
二(设计要求及分析:
1 要求:设计一个六进制计数器
2 分析可知:
1)输入必需是二进制数。
2)用555定时器来产生1HZ的信号脉冲,作为CP的输入信号。
3)通过48译码器把从芯片74LS161过来的信号转化为七段数码管的显示。
4)使数码管从0—5循环显示。
三( 方案的可行性论证。
脉冲产 控制 译码 译码
生信号 电路 电路 显示
四( 工作原理:
1( 用555定时器产生1HZ的脉冲信号作为CP的输入。
1)555定时器的介绍
555定时器是目前应用最多的一种时基电路,电路功能灵活,使用范围广,只要在外部配上几个阻容元件,就可以构成单稳、多谐和施密特电路。因而在定时、检测、控制、报警等方面都有广泛的应用。典型的TTL定时器有5G555、CMOS定时器有CC7555、CC7556(双定时)。下面以CMOS产品CC7555为例进行分析。 555定时器的电路内部结构及工作原理
图中为CC7555定时器内部结构的简化原理图。它包括两个电压比较器C1和C2、一个RS触发器、一个放大管V、三个5k电阻构成的分压电路和由两个反相器构成的输出缓
冲级。R为触发器的直接复位端。
定时器锝工作主要取决于比较器,比较器的输出控制RS触发器和放电管V的状态。
当加上电源Vdd后,比较器C1的反相输入端即控制端(CO)的电压为2Vdd/3;比较器C2的同向输入端电压为Vdd/3。
当阀值输入端(TH)即比较器C1的同向输入端相位高与2Vdd/3时,比较器C1输出高电平,使RS触发器置0,输出Q=0,而Q/=1使放电管V导通。当触发输入端(/TR)即比较器C2的相反输入端电位低于Vdd/3时,比较器C2输出高电平,使RS触发器置1,输出Q=1,而/Q=0使放电管V截止。当阀值输入端TH电位低于2Vdd/3,触发输入端/TR电位高于Vdd/3时,比较器C1、输出均为0,即R、S端均为0,输出维持不变。如果在控制端(CO端)外加一控制电压,可改变电路的阀值输入电压和触发输入电压。
555定时器的功能如表所示。
表1-3 555定时器功能表
输入 输出
TH TR(非) R(非) OUT 开关V
× × 0 0 接通
>2/3Vdd >1/3Vdd 1 0 接通
<2 vdd="">1/3Vdd 1 原状态 原状态
<2 vdd="">2><1 vdd="" 1="" 1="" 断开="">1>
2) 在此电路中是用555定时器构成占空比可调的多谐振荡器,要输出1HZ的信号脉冲,就得使占空比q=50%,就得采用如图1-2所示的改进电路。因为在电容的充电于放电过程中R2上的电压极性相反,所以利用二极管的单向导电性使电容冲放电时间为不同得数值。
设R1=R2=10K,滑动变阻器Rw=20K,调节滑动变阻器使得Rw1=Rw2,使输出的脉冲信号为1HZ,求电容C1的值。
解:由要求可知周期T=1S
由公式T=T1+T2=0.7(R1+Rw1+R2+Rw2)C1可得
C1=T/0.7(R1+Rw1+R2+Rw2)=36uF
电容充电时二极管VD1导通、VD2截止,充电时间为
T1=(R1+Rw1)C1ln2?0.7(R1+Rw1)C1=0.5S
而电容放电时VD1截止、VD2导通,放电时间为
T2=(R2+Rw2)C1ln2?0.7(R2+Rw2)C1=0.5S
此时就输出占空比q=50%的1HZ信号脉冲。
VCC
R110K
20KRw43RQGNDVCC1855527TRIGDISVD2R210K56CVoltTHR
VD1
C136uF
图 1-2
2(用74LS161来控制六进制输出
1)161系列计数器简介
同步四位二进制计数器74LS161的介绍161是可预置、可保持同步的四位二进制加法计数器。161有TTL系列中的54/74161、54/74LS161和54/74/F161以及CMOS系列中的54/74HC161、54/74HCT161等。图中是161的外引脚排列图。表中是161的逻辑功能表。其逻辑功能是
(1) 清0 当清0端Rd=0时,使计数器清0,即使QaQbQcQd=0000。
置数 当预置端Ld=0,而Rd=1时,在置数输入端A、B、C和D预置某个外加数。
(2) 当CP上升沿到达时,可将数据A、B、C、D送到相应触发器输入端,使
QaQbQcQd=ABCD,完成置数功能。
(3) 计数 当Rd=Ld=Ep=Et=1时,输入计数脉冲CP,电路状态二进制自然序依次递增1,直到QdQcQbQa=1111时,进位输出端RCO输出高电平进位信号RCO=1。
(4) 保持 当Rd=Ld=1,同时使能端Ep或Et中有一个为0时,无论有计数脉冲CP
送入,计数器状态均不会发生变化。利用一片161和一个非门,就可以构成N〈=16的任意进制计数器,利用多片161可以在不增加外部器件的条件下,构成同步多级二进制计数器。
表1-2 同步四位计数器74LS161功能表
输入 输出 CP Rd非 Ld非 Ep Et A B C D Qa Qb Qc Qd × 0 × × × × × × × 0 0 0 0 ? 1 0 × × A B C D A B C D × 1 1 0 × × × × × 保持
× 1 1 × 0 × × × × 保持
? 1 1 1 1 × × × × 计数
2)要想实现六进制计数,需在74LS161芯片的12、13脚(输出)与1脚(Rd非)之间接一个与非门(如图1-3所示),当控制器有CP信号输入时,芯片就能自动判断输出信号是否等于0110,当等于0110时,管脚Rd(非)就会自动清零,然后信号就会从0000开始从新输入,这就是用反馈清零法来实现六进制计数,
2
3
1
VCC74LS16116Rd1RCO15CP214Qa313AQb412BQc511 CQd610D EpEt7GNDLd 8图1-39
3(通过48译码器把从芯片74LS161过来的信号转化为七段数码管的显示
1)BCD码七段显示译码器48功能简介:
48主要有TTL系列中74LS48等。LT非为试灯输入,IBR非称为灭零输入,IB非/BR非称为灭灯输入/灭零输出,即该端可作为输入使用,也可作为输出使用。这三个端子采用反码形式输入或输出即“0”为有效电平,“1”为无效电平。它们的用途如下:当LT非为0时,如果七段都完好,应该全都亮,此时,Ib非/Ybr非为输出工作方式。当Ib非为零时,显示器的各段均熄灭。Ibr非用来动态灭零,当Ibr非为0,LT非为1而A3A2A1A0为0000时,逻辑运算结果使Ib非/Ybr非为0,相当于Ib非Ybr非直接输入0即灭灯,使数字0的各段熄灭,即该显示零而不显示,此时Ib非/Ybr非为输出工作方式,其低电平表示数字0已熄灭;若A0~A3中有1存在,运算结果Ib非/Ybr非为1,不会灭灯,可显示非零数字,可见,在动态显示过程中,若使Ibr非为0,则不会显示0,而其他数字仍能显示。利用此功能,可将有效数字前、后无用的零熄灭,便于读数。另外,由真值表可知48的输入A0~A3和输出a~g采用的是原码形式。
表1-1 BCD码七段显示译码器74LS48真值表 数字输 入 输 出
或 LT非Ibr非 A3 A2 A1 A0 Ib非a b c d e f g 功能 /Yb非
0 1 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 × 0 0 0 1 1 0 1 1 0 0 0 0 2 1 × 0 0 1 0 1 1 1 0 1 1 0 1 3 1 × 0 0 1 1 1 1 1 1 1 0 0 1 4 1 × 0 1 0 0 1 0 1 1 0 0 1 1 5 1 × 0 1 0 1 1 1 0 1 1 0 1 1 6 1 × 0 1 1 0 1 1 0 1 1 1 1 1 7 1 × 0 1 1 1 1 1 1 1 0 0 0 0 8 1 × 1 0 0 0 1 1 1 1 1 1 1 1 9 1 × 1 0 0 1 1 1 1 1 1 0 1 1 10 1 × 1 0 1 0 1 0 0 0 1 1 0 1 11 1 × 1 0 1 1 1 0 0 1 1 0 0 1 12 1 × 1 1 0 0 1 0 1 0 0 0 1 1 13 1 × 1 1 0 1 1 1 0 0 1 0 1 1 14 1 × 1 1 1 0 1 0 0 0 1 1 1 1 15 1 × 1 1 1 1 1 0 0 0 0 0 0 0 灭灯 1 × × × × × 0 0 0 0 0 0 0 0 灭零 1 0 0 0 0 0 0 0 0 0 0 0 0 0 试灯 0 × × × × × 1 1 1 1 1 1 1 1
2)在如图1-4所示的电路中要进行译码,要将LT(非)为‘1’,Ib(非)/Ybr(非)为‘1’,当有CP信号输入时,74LS48译码器就会将从74LS161计数器输入的信号转化为数码管的显示输出,这就完成了译码过程。
74LS48
13712Aa111Bb210CcBI/RBO6Dd915VCCe LT314f图1-4 4RBIg5
4(数码管从0-5显示
1)数码官的简介
数字显示器件的种类很多,按发光物质的不同分为半导体(发光二极管)显示器、液晶显示器、荧光显示器和辉光显示器等;按组成数字的方式不同,又可分为分段式显示器、点阵式显示器和字形重叠式显示器等。
字形重叠式显示器是将0,9十个字符中的每个字符都做成一个完整的字形电极,再将十个完整的字形重叠放置,作为十个相互绝缘的电极,另设一个公共电极。当某一个电极相对于公共电极加上电压时,相应的字形发亮显示出来,此种显示器主要是辉光管,其结构可参考有关资料。
2)在此电路中所用到的是共阴极的数码管(如图1-5所示),当输入的信号为‘1’时数码管显示,相反当输入信号为‘0’时数码管不显示。
a
bacfbdg
eecfdgdpdpGND
图1-5
五(原理图
1(电路图如图1—1所示
abacfbdgeecfdgdpdpGNDVCC
74LS48
13712Aa111Bb210VCCVCCCcBI/RBO6Dd915eLT314f2VCC4RBIg351
R1VCC1674LS16110KRd1RCO15CP214VCCQa313AQb412BQc51120KCQd610RwDEpEt7GNDLd89GNDVCC18555VD2R210K
VD1
43RQ
27TRIGDISC136uF
图1-1 56CVoltTHR
2(运行过程
首先由555定时器产生1HZ脉冲信号,将此信号作为74LS161芯片CP的输入信号,
当在CP信号上升沿到来时74LS161芯片就会自动完成加一功能输出0000-1111这十六个
循环状态,这个输出信号再通过74LS48译码器将这个信号转化为七段数码管的输出显示,但以在74LS161芯片的12、13脚(输出信号)1脚(Rd非)之间加了一个与非门,当输出的信号到0110时,Rd(非)就会自动由‘1’变为‘0’,这时74LS161就完成了清零功能进入下一个循环状态,这样就完成了从0-5的六进制计数功能。
六(参考文献:
(1) 《数子电路基础》中的计数器、定时器、译码器、七段数码显示器的基本原理和集成芯片功能及引脚功能。
(2) 计算机基本原理中Word2000的基本知识和Protel99se中电路原理绘制的基本知识。
七. 心得
做本次课程设计是在考察我们对以前所学的知识的掌握情况,怎样运用我所学的理论知识去解决一些实际问题,也是考察我们的动手能力。
在实际的设计过程中我遇到了很多问题,比如:74LS161芯片的功能、74LS48芯片的功能和怎样用555定时器来产生1HZ的脉冲信号等等。当我拿到这个课程设计的题目时,我的头脑中是一片空白,跟不知道从哪里入手,我这才发现我以前学过的数电知识基本上都望光了,所以我只能从新拿出数电书来看,找我在我的课程设计中所要用到芯片及功能,还从新复习一下Word2000和Protel99se的础知识,最后我是费尽心思才做完这个课程设计。
通过做本次课程设计我了解到自己对以前所学过知识的掌握一点也不牢固,不能用这些知识去解决一些实际的问题,所以我以后一定要好好运用所学的知识,这样不仅可以让理论与实践相结合,而且还能提高我的动手能力。
范文五:六进制同步加减法计数器课设报告
数字电子技术课程设计
I
目录
1.1 课程设计的目的与作用 .................................................................................................... 1 1.2 设计的总体框图 ................................................................................................................ 1 1.3 设计过程 ............................................................................................................................ 1 1.4 逻辑电路 ............................................................................................................................ 5 2.1 课程设计的目的与作用 .................................................................................................... 5 2.2 设计的总体框图 ................................................................................................................ 6 2.3 设计过程 ............................................................................................................................ 6 2.4 逻辑电路 ............................................................................................................................ 9 2.5 设计电路图 ........................................................................................................................ 9 3 实验仪器.............................................................................................................................. 10 4 实验结论.............................................................................................................................. 10 5 设计总结和心得体会 .......................................................................................................... 10 6 参考文献.............................................................................................................................. 12
II
1 六进制同步减法计数器的设计(无效态010,011)
1.1 课程设计的目的与作用
1、了解六进制同步减法计数器的工作原理和逻辑功能
2、掌握六进制同步减法计数器电路的分析,设计方法及应用。
3、学会正确使用JK触发器。
1.2 设计的总体框图
六进制同步减法计
数器
CP Y
1.3 设计过程
1.3.1.状态图
/0 /0 /0 /0 /0 000 111 110 101 100 001
/1
1.3(2时序图
1
CP
nQ 2
nQ 1
n Q 0
1.3.3.触发器名称:
选用三个CP下降沿触发的边沿JK触发器74LS112
1.3.4.状态方程.驱动方程.时钟方程
时钟方程 :CP=CP=CP=CP 012
nn QQ 10
nQ 00 01 11 10 2
0 111 000 XXX XXX
1 110 001 100 101
六进制同步减法计数器次态图
2
nn QQ 10
nQ 00 01 11 10 2
0 1 0 X X
1 0 1 1 1
n+1 Q的卡诺图 2
nn QQ 10 nQ 00 01 11 10 2
0 1 0 X X
1 0 0 1 0
n+1 Q的卡诺图 1
nn QQ 10
nQ 00 01 11 10 2
0 1 0 X X
3
1 1 0 0 1
n+1 Q的卡诺图 0
由卡诺图得出的状态方程
n n+1nnn n Q=Q Q + Q(Q+Q)221201
n+1nnn n Q=QQ+ QQQ101102
n+1n Q= Q00
由卡诺图得出的驱动方程:
n n n J=1 J=QQJ=Q011020
n n n K=1K=QK=QQ010210
检查能否自启动:
011 010 110(有效状态)可以自启动
4
1.4 逻辑电路
2序列信号发生器的设计(检测序列为011101) 2.1 课程设计的目的与作用
1、了解序列信号发生器的工作原理和逻辑功能
2、掌握序列信号发生器电路的分析,设计方法及应用。
3、学会正确使用JK触发器
5
2.2 设计的总体框图
六进制同步减法计Y CP 数器
2.3 设计过程
2.3.1.状态过程:
/1 /1 /0 /1 /1 000 111 110 101 100 001
/0
2.3.2.时序图:
2.3.3.触发器名称:
选用三个CP下降沿触发的边沿JK触发器74LS112
2.3.4. 状态方程.驱动方程.时钟方程
时钟方程 :CP=CP=CP=CP012
nn QQ 10
nQ 00 01 11 10 2
0 111 000 XXX XXX
1 110 001 100 101
六进制同步减法计数器次态图
6
nn QQ 10
nQ 00 01 11 10 2
0 1 0 X X
1 1 1 0 1
n n Y的取值情况Y= QQ 12
nn QQ 10
nQ 00 01 11 10 2
0 1 0 X X
1 0 1 1 1
n+1 Q的卡诺图 2
nn QQ 10 nQ 00 01 11 10 2
0 1 0 X X
1 0 0 1 0
n+1 Q的卡诺图 1
7
nn QQ 10
nQ 00 01 11 10 2
0 1 0 X X
1 1 0 0 1
n+1 Q的卡诺图 0
由卡诺图得出的状态方程
n n+1nnn n Q=Q Q + Q(Q+Q)1201 22
n+1nnn n Q=QQ+ QQQ101102
n+1n Q= Q00
由卡诺图得出的驱动方程:
n n n J=1 J=QQJ=Q012020
n n n K=1K=QK=QQ010210
检查能否自启动:
011 010 101(有效状态)可以自启动
8
2.4 逻辑电路
2.5 设计电路图
9
3 实验仪器
(1) 数字原理实验系统一台
(2) 集成电路芯片 74LS08两片.74LS112三片
4 实验结论
经过实验可知,满足时序图的变化,且可以进行自启动。实验中的碰到的小问题告诉我们,学习和理解理论知识会使实验设计更合理。设计要尽可能简单明了且能说明问题,实验前应确保芯片可以正常使用,检查导线好坏,避免导线内部断裂造成实验失败。实验过程中所用芯片引脚较多,要细心认真。
5 设计总结和心得体会
1、设计总结
在进行仿真后,对负反馈对放大电路性能的影响有了进一步的理解,并且书上总结出
10
的规律和公式有了更深层次的掌握。为符合书上的要求,需要对一些元器件进行调试,比如,我把两个三极管的级间电容改到书上所要求的数值,否则会影响到测试的结果,在对其进行频率响应测试无上限频率,因此电路的调试时非常重要的。并且在进行设计后,达到了设计任务的要求和目的。
2、心得体会
通过自己动手操作Multisim软件,使我对此软件有了透彻的了解,能够熟练的操作和使用此软件进行仿真,画电路图等功能。并且通过这次课程设计,加强了我们动手、思考和解决问题的能力。在设计过程中,经常会遇到这样那样的情况,就是心里想老着这样的接法可以行得通,但实际接上电路,总是实现不了,因此耗费在这上面的时间用去很多。平时看课本时,有时问题老是弄不懂,做完课程设计,那些问题就迎刃而解了。而且还可以记住很多东西。
本学期我们开设了《模拟电路》与《数字电路》课,这两门学科都属于电子电路范畴,与我们的专业也都有联系,且都是理论方面的指示。正所谓“纸上谈兵终觉浅,觉知此事要躬行。”学习任何知识,仅从理论上去求知,而不去实践、探索是不够的,所以在本学期暨模电、数电刚学完之际,紧接着来一次电子电路课程设计是很及时、很必要的。这样不仅能加深我们对电子电路的任职,而且还及时、真正的做到了学以致用。
这两周的课程设计,先不说其他,就天气而言,确实很艰苦。人在高温下的反应是很迟钝的,简言之,就是很难静坐下来动脑子做事。天气本身炎热,加之机房里又没有电扇、空调,故在上机仿真时,真是艰熬,坐下来才一会会,就全身湿透,但是炎炎烈日挡不住我们求知、探索的欲望。通过我们不懈的努力与切实追求,终于做完了课程设计。
在这次课程设计过程中,我也遇到了很多问题。比如在三角波、方波转换成正弦波时,我就弄了很长时间,先是远离不清晰,这直接导致了我无法很顺利地连接电路,然后翻阅了大量书籍,查资料,终于在书中查到了有关章节,并参考,并设计出了三角波、方波转换成正弦波的电路图。但在设计数字频率计时就不是那么一帆风顺了。我同样是查阅资料,虽找到了原理框图,但电路图却始终设计不出来,最后实在没办法,只能用数字是中来代替。在此,我深表遗憾!
这次课程设计让我学到了很多,不仅是巩固了先前学的模电、数电的理论知识,而且也培养了我的动手能力,更令我的创造性思维得到拓展。希望今后类似这样课程设计、类似这样的锻炼机会能更多些!
11
6 参考文献
,1, 华中理工大学电子学教研室编.康华光主编,陈大钦副主编.电子技术基础.模拟部
分.4版.北京:高等教育出版社,1999.
,2, 韦思健编著.电脑辅助电路设计——Multisim2001电路试验与分析测量.北京:中
国铁道出版社,2002.
,3, 潘松,王国栋.VHDL实用教程.西安:电子科技大学出版社,2001.
12
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2>